介绍赛灵思7系列器件时钟架构与时钟资源

时序分析工具能够进行时序分析主要是依据时序模型，时序模型主要是通过单元库描述文件中的时序信息来实现，而时序信息是来自详细的实际电路仿真获取。单元库中的单元可以是独立的单元，IO缓冲器或者是复杂的IP核。

​在工作中经常会遇到对文件，文件夹操作，在文件使用多时，使用python脚本是一种很便捷的方法，也可以实现一些工具如everything，notepad++无法实现的功能，更加灵活。下面将一些在文件，文件夹操作中经常需要用到的函数进行介绍，部分在前面的例子中已经涉及。指定目录下查询所有的txt文件，返回查找到的文件路径，以列表形式保存。文件级操作主要包括文件的创建，删除，重命名，复制，移动。文件夹

​​RAM英文全称为Random Access Memory，随机存取存储器，可以实现数据的快速随机读写，RAM可直接verilog代码编写，也可调用IP核。

IOBUF使用解析

本章将介绍Set_Clock_Sense约束，在介绍约束之前，大家需对时序弧以及timing sense有一定的基础了解，具体可参考另一篇文章《FPGA设计时序分析概念之Timing Arc》约束文件中对clk1不设set_clock_sense约束，clk2,clk3,clk4分别设置参数positive,negative,stop_propagation，，该引脚上的时钟信号是无法确定的，在设

e)输入时延设置到DDR的数据输入引脚DDR_IN ，数据被clk_ddr的上升沿和下降沿触发，到FPGA内部FF的数据输入端口，对上升沿和下降沿都敏感。​set_output_delay约束指定了关联时钟沿的输出端口的输出路径时延，输出时延可理解为在数据从FPGA的输出端口到达其他芯片和关联的参考时钟间的相位差。输入时延约束指定了设计中输入时钟端口的输入时延，以应用板为例，输入时延表示在数据从外

Ultrascale是赛灵思开发的支持包含步进功能的增强型FPGA架构，相比7系列的28nm工艺，Ultrascale采用20nm的工艺，主要有2个系列：Kintex和Virtex。Ultrascale+采用16ns，有3个系列：Artix，Kintex，Virtex。不仅是工艺制程方面，在其他方面也存在较大改进，如时钟资源与架构，本文将重点介绍Ultrascale的时钟资源与架构，Ultrasc

对于工程中的存储逻辑分为两种，一种是可读可写的RAM，另一种是只能读取的ROM，两者的数据读取都是通过地址来查找。对于ROM，因为是只能读取不能写入，里面的数据在初始化时进行存入。二、非IP核设计通常ROM的实现是调用IP核，在IP核创建时使用coe文件进行初始化，coe文件中存储了初始化的数据，工程设计中IP核和data文件（如txt文件）读取两种方式来设计ROM。2.1 工程设计文件读取初始化

对于使用过其他IDE或编辑工具如Sublime，Vim等小伙伴，在使用Vivado时会发现自带的编辑器很不友好，如缩进功能不友好，不支持高亮显示，不支持自动补全等常用功能。因次，使用第三方编译的需求是很强，但在网上搜索了相关的博文后，发现很多不全或场景不符，在踩了能踩的坑后，终于将整个流程整明白，配置成功，下面将分享整个配置的过程，希望后面的小伙伴能避坑，配置一步到位。