详细介绍了systemverilog中静态和动态的概念，从变量和方法的两个角度进行介绍，给出了每个成员的特性，并寄出了实际的例子。

在systemverilog中，var类型既可以连续赋值又可以在过程块中赋值，而在verilog中，reg类型只能在过程块中赋值；systemverilog中的信号类型主要分为线网类型（wire）和变量类型（var）；线网类型的信号只能进行连续赋值，变量类型的信号既可以连续赋值又可以在过程块中进行赋值；有符号数：byte，shortint，int，longint，integer。类型的信号既可以连

SystemVerilog中的包（package）用于封装和共享自定义类型、参数、变量、方法和类等软件类型成员。包的语法包括定义包、导入包成员以及使用包成员。导入包成员有三种方法：导入所有成员、导入特定成员或在使用时指定包名和成员。

本文首先就线程的概念及特性进行了说明，从概念和实例出发，详细讲解了线程的结束、控制、同步与通信的实现，着重讲解了线程的事件、旗语和信箱的概念及使用。

systemverilog_并行线程（fork join，fork join_any，fork join_none）

基于systemverilog的任务和函数的简介及实例。

systemverilog接口(interface)进行详细说明，并介绍了modport和clocking block的用法。

本文详细讲解了在刷题过程中遇到的verilog语法细节知识点。

【牛客网verilog刷题】时序逻辑VL39自动贩卖机2，verilog实现自动贩卖机，两种输入（0.5元、1元），一个饮料选择信号（sel），两种输出（1.5元饮料，2.5元饮料），一种找零（0.5元）。

本文详细讲解了基于verilog的常见分频方法，并以牛客网时序逻辑部分VL40、VL41、VL42题为例。**注意：**使用自己编写的分频器时序性能并不好，对时序要求较高的话，建议使用ip核。