研一从零开始学习verilog！！！此时不学何时学！第一次写博客，以此激励自己努力学习！我跟的视频教程是b站的一个up主，小梅哥爱漂流。今天学习的是基于D触发器设计的计数器。新学的语法有：①上升沿，下降沿poseedge是沿上升沿触发，negedge是沿下降沿触发；②时钟信号的产生Clk;③if else内嵌一个if elseif(!Reset_n)else④