参考http://blog.sina.com.cn/s/blog_436c7ed30100lu1q.html我的sdc文件命名的时钟是clk_50如果点开出现Critical Warning: From clk_50 (Rise) to clk_50 (Rise) (setup and hold)这种需要在sdc文件添加set_clock_uncertainty -hold -rise_from

1.planar模式该模式可分为水平与垂直预测，然后将其水平与垂直预测值求平均。适用于像素值变化缓慢的情况。即预测该位置的像素时，需要知道PU单元的左下角第一个参考像素即R(0,N+1)和右上角第一个参考像素即R(N+1,0)，以及该像素对应左侧和上方的参考像素R(0,y)，R(x,0)。2.DC模式该模式适用于大面积平坦区域，第一步就是求出该预测单元左侧及上方的像素的平均值对于每个坐标的参考像素

stream_data_fifo接口与普通的FIFO方案基本差不多，只是写数据端为AXI-stream从接口，读书节端为AXI-stream主接口。

取绝对值的时候肯定都是针对有符号数来取的，然后存入无符号数中。对于有符号数在寄存器中的存储，是默认最高位为符号位， 低位为数据位（正数源码，负数补码），对于正数，我们可以直接将数据赋给无符号寄存器（这个寄存器的位宽至少要大于或等于数据位）。而对于负数，我们需要对数据位取反加一，然后将数据赋给无符号寄存器。有的时候我们的这个无符号寄存器位数比较大的时候，若数据位负数，可以直接将有符号寄存器直接不考虑

1.无符号移位1.1.基本设计我们在进行Verilog代码设计时经常会用到移位运算，对于无符号运算，我们只需要使用移位运算符（"<<“和”>>"）就能够实现移位的功能，这个很容易理解。如无符号左移时，接收寄存器要比源寄存器多出对应移位位宽。reg [3:0] reg1;reg [5:0] reg2;always@(posedge clk)reg2 <= reg1 &l

1.文件指针定义一般使用integer进行定义integer file，file1;file = $fopen("数据文件1.txt","r");//只读file1 = $fopen("数据文件2.txt","w");//只写一般我们在写测试文件的时候，输入量大并且较复杂的时候就需要将数据打印出来，一般我都是使用MATLAB进行打印，存成TXT格式，而在测试时，需要将读出的数据存到寄存器当中，然后

仿真以调用quartus的pll为例1.文件夹结构首先创建三个文件夹，lib里放需要编译的库（也就是.v文件，先找到quartus的安装目录，我的是在D:\IntelFPGA\16.1\quartus\eda\sim_lib，然后这些库基本都在里面了）Lib里面的文件如下：我添加的都是cyclone V系列的IP，不下板应该都一样。2.使用quartus调用IP核先在prj里新建pll工程，然后调

最近对这几种运算很困惑，主要是对于有符号数的运算的困扰，如果运算出现负数怎么办。

新手期的时候一般都是仿真自己写出来的代码，没有包含IP核的仿真。（想必接触脚本的至少应该已经知道怎么写源代码和测试文件了）先说明一下我的文件结构总共就两个文件夹，rtl里放的是我们设计的源代码，也就是.v文件；sim里放的有测试文件、bat后缀文件、modelsim脚本文件（也就是下面说的.do文件）。如下图，我是以一个计数器为例。总共可归结为三种文件，文件一般包含有do文件，bat文件，以及自己

代码变更之后出现：C1073涉及增量编译的内部错误(编译器文件“d:\agent_work\4\s\src\vctools\Compiler\CxxFE\sl无法启动程序，。。。。不是有效的Win32应用程序。如下图：在用Visual Stdio 2019的时候，经常出现这些个问题，而基本上每次出现这个问题的时候，都是对代码进行了修改之后出现的（有的时候就可以直接修改，然后直接点击调试就可以了），