AXI接口FIFO是从Native接口FIFO派生而来的。AXI内存映射接口提供了三种样式：AXI4、AXI3和AXI4-Lite。除了Native接口FIFO支持的应用外，AXI FIFO还可以用于AXI系统总线和点对点高速应用。

DDR内存控制器是一个高度集成的组件，支持多种DDR内存类型（DDR2、DDR3、DDR3L、LPDDR2），并通过精心设计的架构来优化内存访问效率。

AXI GPIO（AXI General-Purpose Input/Output）设计提供了一个通用的输入/输出接口，该接口连接到一个AXI4-Lite接口。AXI GPIO可以被配置为单通道或双通道设备，每个通道的位宽可以独立配置。

[Common 17-1548] Command failed:can’t read “wr_clk_period”:no such variable[xsdbm_cc_late_late.xdc:12][Common 17-55] ‘get_property’ expects at least one object.[xsdbm_cc_late_late.xdc:12]只有使用ila或syste

有关DMAC编程时适用的限制信息，有四个考虑因素：固定非对齐突发、Endian swap size restrictions：在数据传输或处理过程中，不同字节序（Endian）之间的转换和对应的限制、在DMA周期内更新通道控制寄存器、当MFIFO满时，会导致DMAC的watchdog机制可能会触发并导致DMA通道被abort（中止）

复位电路也是数字逻辑设计中常用的电路，不管是 FPGA 还是 ASIC 设计，都会涉及到复位，一般 FPGA或者 ASIC 的复位需要我们自己设计复位方案。复位指的是将寄存器恢复到默认值。一般复位功能包括同步复位和异步复位。复位一般由硬件开关触发引起，也可以由复位逻辑控制引起。

"7 Series FPGAs Integrated Block for PCI Express IP核" 是Xilinx公司7系列FPGA中集成的PCI Express (PCIe) IP核模块。这个IP核模块是一个可扩展的、高带宽的、可靠的串行互联构建块，用于与Xilinx的Zynq®-7000 SoC和7系列FPGA配合使用。advanced 模式提供了更多配置选项、更复杂功能和更高级的设置