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单周期RISC-V架构CPU的设计---设计篇
本文采用RISC-V架构设计CPU，实现单周期CPU，设计取指、译码、执行、访存、写回五个阶段，扩展实现了RV32I指令集，通过该指令集所有指令的仿真测试。工具采用了iverilog和GTKwave。（具体仿真调试过程见下一篇文章）
到底了
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本文采用RISC-V架构设计CPU，实现单周期CPU，设计取指、译码、执行、访存、写回五个阶段，扩展实现了RV32I指令集，通过该指令集所有指令的仿真测试。工具采用了iverilog和GTKwave。（具体仿真调试过程见下一篇文章）