PCIe采用串行连接方式，并使用数据报文（TLP）的形式进行数据传输。数据报文发送时在核心层中产生，经过设备的事务层、数据链路层和物理层，最终发送出去;接收时则相反。

cache是小容量、高速缓冲存储器，由SRAM组成，速度几乎和CPU一样快。一般将cache和主存的存储空间都划分为若干大小相同的块

由于不同厂商的PCIE控制器有不同的地址转换方式，但大致原理类似，本文将以某大型EDA厂商的pcie控制器为例辅以解释。该控制器机制和PowerPC体系架构下的PCIe控制器类似。

SV和Verilog的语法类似，和C/C++也有些共性，基本SV可包含Verilog的所有规则，本文会在以下博文内容外做补充，若有相异处下文会特意指出。

1 代码编写1. 赋值符号=：用作数值赋值，等号左边通常是integer或者real类型<+：用于对electrical型赋值，需要在仿真器中迭代运算，必须被放在analog begin里面；多个<+等式的运算不存在计算顺序的先后2. 输入输出关系不像数字verilog中只需考虑代码逻辑性和高低电平的问题，在模拟环境中，输入输出需要考虑电流，电压，阻抗，模拟电路...

1 MOSFET概述场效应管与晶体管一样，也具有放大作用，但与普通晶体管是电流控制型器件相反，场效应管是电压控制型器件。它具有输入阻抗高、噪声低的特点。1. MOSFET的三种组态（a）共源极放大器，相当于晶体管共发射极放大器，是一种最常用的电路。（b）共漏极放大器，又称为源极输出器或源极跟随器，输入信号从漏极与栅极之间输入，输出信号从源极与漏极之间输出（c）共栅极放大器，这种放大器...

本文记录的相关源工程和文件为：core-v RISCV核功能验证工程：https://github.com/openhwgroup/core-v-verifcore-v 验证策略：https://core-v-docs-verif-strat.readthedocs.io/en/latest/#core-v系列核cva6工程：https://github.com/openhwgroup/cva6c

驱动代码的形式一般可分为build-in和module两种形式，build-in是在编译linux同时将pcie的驱动代码编译到内核中，启动的时候就载入该驱动代码；module是在linux启动完成后通过终端输入命令insmod/remod进行载入者移除驱动。

linux启动过程中进入驱动加载阶段时首先通过函数platform_drc_probe()进行设备树信息提取