针对linux启动的bootloader和内核进行分析

芯片流片完成后需要上板进行测试，考虑到PCIe高速协议的复杂性，需要采用一系列手段对信号质量进行测试，以确保误码率在一定范围内，从而不会引起通信错误。

后端相关的学习，聊以记录，请慎重参考

force-risc是由OpenHW开发的一款针对RISCV的指令集测试激励生成器，目前支持RV64的I、M、A、Zicsr、F、D、C、V（0.9版本）指令生成，且支持M/U/S三种工作模式，且支持动态虚拟内存管理动态，全页异常控制，存储子系统验证等特征，支持可配置状态转换，指令集模拟器互动，测试激励python脚本生成等功能。该工具已应用于64位的RISCV CPU设计，正在研究32bit的支

大模型基于llama.cpp在Qemu-riscv64向量扩展指令架构的模拟器上部署

cache是小容量、高速缓冲存储器，由SRAM组成，速度几乎和CPU一样快。一般将cache和主存的存储空间都划分为若干大小相同的块

边缘端侧AI芯片专场

根据内存一致性模型，多核多线程的程序无约束执行的结果是不可确定的，因此为限制指令的执行顺序，便引入了特殊的存储器屏障指令（memory fence）。FENCE指令用于屏障“数据”存储器访问的执行顺序。如果在程序中添加一条FENCE指令，则该FENCE能够保证“在FENCE前所有指令的数据访存结果”必须比“在FENCE后所有指令数据访存结果”先被观测到，即FENCE前的访存指令必须比FENCE后的

芯片封装技术介绍

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