新建Quartus设计工程或打开现有工程，并编写好verilog程序，然后进入工程设置，设置simulation，选择ModelSim-Altera，语言为verilog，步长自由设置，我这里设置1ns，点击ok。编译工程，没有错误就继续。Quartus 与Modelsim 联合调试仿真选择Processing ->Start->Start Test Bench Templated W

pidhttp://forum.eepw.com.cn/thread/265023/1

基于Matlab Hdl Coder实现FPGA程序开发（卡尔曼滤波算法实现）原文转载于：https://www.cnblogs.com/tanqiqi/p/12938148.htmlFPGA极其不擅长复杂算法的运算，但是如果项目中涉及一些高级算法的实现，在没有可封装IP核调用的形式下，应该如何进行程序开发呢？今夕已经是2020年，我们一味依赖于用verilog写代码无异于用汇编写程序，这种方式堪