关于DDR3学习总结

在PCB设计时，布线会有需要差分等长的。差分等长其实包含两个部分，在原理图设计时需要先添加差分对，然后在PCB布线时再进行等长。差分等长有对内等长，还有组内等长。对内等长就是一个差分对两天线等长（等长不是长度相等，而是长度之差在一个合理范围内,我在网上看到的是“每对差分线中的两根线长度如果实在做不到等长，则应尽量保证长度差小于150mil，也有说误差小于100mil的”）；组内等长是多个差分对的一

使用LVDS数据接口，AD9361与BBP数据主要接口如下图DATA_CLK：DATA_CLK是一个差分LVDS信号，AD9361产生，并作为接收数据路径的主时钟提供给BBP。BBP使用该主时钟作为接口数据传输和采样数据基带处理的时序参考。在接收数据期间，DATA_CLK为Rx_D[5:0]信号提供DDR操作的源同步时序。 SDR在LVDS模式下不可用。DATA_CLK的频率取决于系统架构(射频通