在完成布局规划、布图规划、时钟树综合以及布线等步骤之 后，芯片设计的物理实现部分已经基本确定。将在ECO阶段对时序以及DRC等部分的违例进行进一步的修复。ECO（Engineering Change Order）是指在设计后期，由设计人员根据静态时序分析和后仿真中所暴露出来的问题，对电路和标准单元布局进行小范围调整，保持原设计布局布线结果基本不变的前提下做小规模优化，修复芯片的剩余违例，最终达到芯

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两者之间的关系是DDR data rate = DDR主频 * 传输位数，例如DDR4-3200内存的DDR data rate为3200Mbps，而DDR主频为1600MHz。在DDR内存中，数据传输是在时钟周期的上升沿和下降沿都进行一次采样，因此DDR data rate是DDR主频的两倍。需要注意的是，这里的理论带宽是指DDR内存的最大传输速率，实际带宽会受到多种因素的影响，例如内存控制器、

在早期工艺，一般cell的R值都远大于net的R值，与C相乘的时候net的R就可以忽略不计，所以对于一条net来讲，它的C是我们要重点关注的，可以说这时候电容占主导地位。而后，随着工艺的进步，cell的R值不再“远大于”net的R值，尤其对比较长的net，它的电阻已经到了不可忽略的地步，因此再单单选用C的极大极小来代表net delay的极大极小变得不再那么可取，所以我们要综合考虑net的RC情况

网表Netlist：RTL代码经过综合工具生产Gate level文件，RTL和Gate level 都是verilog代码的形式，经过综合以后会生成门级电路的verilog代码。检查placement的合理性，检查power routing，检查LEF，检查Timing library\constrain。constraint:向导约束（可进可出），区域约束（可进不可出），限制约束（不可进不可出