摘要：PL工程编译后出现FSBL启动失败问题，经测试发现与PS侧DDR时序有关。通过精简PL设计、移除DDR及调整DDR时序参数（将速率从3200MT/s降至2400MT/s，并采用JEDEC推荐值）后问题解决。分析表明，原始DDR时序配置导致psu_init初始化失败，引发60秒超时。最终确认DDR时序紧张是导致FSBL无法正常触发的根本原因。

有一个网站在这一方面做的特别好，直接生成代码。链接：http://www.easics.com/webtools/crctool循环冗余校验，也称为CRC检验，这是一个很常见的，很成熟的算法。该算法的理解很简单，随便用百度百科一搜，然后花半个小时估计就能完全理解了。这篇博文描述：怎么实现硬件并行的CRC计算。主要的参数为：1.生成多项式，在不同的协议中有不同的生成多项式，一般这些多项式都是确定的。

1 简介SDRAM 型号为MT48LC32M16A2。SDRAM，英文名是： Synchronous Dynamic Random Access Memory，相较于 SRAM（静态存储器）， SDRAM 具有：容量大和价格便宜的特点，但是需要动态刷新，保持存储单元内的数据不丢失。1.1 存储单元组织结构有4个BANK，每个BANK有8192行，每一行有1024列，每个地址存储位宽16bits,整

1、使用背景在用5.5V超级电容作为备用电源，同时使用升压芯片将超容电压声道12V使用，当超容电源放电快结束时电压降低，升压芯片关闭，超容电压瞬间升高使升压芯片又工作，如此反复震荡，升压芯片产生类似开关电源效果，电压小于12V。为避免震荡，在原有看门狗电压监视芯片上改装滞回比较器。比较器：输出端有上拉电阻，无负反馈网络。滞回比较器：在比较器的基础上对正向输入端加了正反馈网络，反馈比R1/R2。Ui

input delay：外部时钟发送沿到数据头的最大/最小延时。output delay:数据头到达采样沿的最大最小时间（这是下游器件对FPGA管脚处的时序要求）。input,output中的-max用于分析setup,-min用于分析hold。

把txt中的数字每字节一组，转为其对应的字符并另存为bin文件，再次UE打开用16进制查看，即为txt中的原始数字。

1 IODELAY微调时钟相位#To Adjust GMII Tx Input Setup/Hold Timing#set_property IDELAY_VALUE 16 [get_cells *_i/gmii_to_rgmii_0/U0/i_gmii_to_rgmii_block/*_gmii_to_rgmii_0_0_core/i_gmii_to_rgmii/i_gmii_to_rgmii/

1、现象PLC与通信模块（简称CB）通过485通信（9600,1bit停止，无校验），PLC发送查询报文，CB应答。在调试过程中发现CB无应答，再加入一台PC设备监视总线报文。总线上共3台设备，无终端电阻，用分别PC模拟PLC、CB设备与另一设备通信正常，但PLC与CB仍不能直接通信。接口部分电路为 PLC_Rx/Tx——隔离芯片——485收发芯片——>CB。...

前言首先我们我们看下下图的电路，在DDR的电路中通常有ZQ部分的电路，外接1%高精度的240ohm电阻，那么这个240ohm电阻究竟是做什么用的呢？很多做了硬件或者驱动开发很多年的工程师仍然是一知半解，今天我们就来仔细的探讨一下这个问题！首先我们以DDR3作为例子，如下图所示，在DDR2中，所有的DQ以及其它的信号PIN采用了分离式驱动器电路设计方案（die内端接），而在DDR3中，为了提高系统工

1、基本原理供电系统中的线路、设备等故障，会产生短路电流。短路电流比线路正常工作时大很多。通过电流互感器测量这个电流值，和电流值的持续时间，达到整定值时输出跳闸信号，这个就是过电流保护的基本原理。故障电流越靠近电源点，短路电流越大。2、三段保护三个不同：电流值不同、动作时间不同、保护范围不同（记忆：大快短，小慢长）动作延时：是为了让下一级的速断保护先跳开，尽量减少断电范围。主保护：二段，不快也不慢