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FPGA/Quartus学习日志(3):NCO_IP_CORE
(相位累加器精度)NCO 里相位累加器寄存器的位宽(比如 32 位),决定了频率分辨率(Freq Resolution = f_clk/2^(PhaseAccWidth))。(角度分辨率)从相位累加器的高位中取多少位做查表地址。决定 LUT 的深度。(幅度精度)LUT每个采样点存储的幅度值位宽(比如 12 位、16 位),决定输出幅度的量化精度。Angular Resolution和 Magnit

FPGA/Quartus学习日志(2):NCO原理
累加器输出不是频率,而是波形的“相位角”。它控制的是相位累加器加多少,也就是。图中的M就是FCW,可以想见通过这种方式产生的实际上是阶梯状的正弦波。输出频率公式f_clk为系统时钟;FCW为频率控制字;N为累加器位宽;f_out为输出频率。举例说明。

FPGA/Quartus学习日志(1):FIR_IP_CORE
做(multirate FIR)或时,可以在不同的 Bank 中放不同的系数组,实现快速切换滤波器特性(例如不同带宽、不同通带频率)。

FPGA/Quartus学习日志(4):PLL原理
举一反三可知,对于输入信号和输出信号分别为正弦或余弦形式,以及输入信号和输出信号存在初始频差的情况下,分析方法类似,不再赘述。环路增益通常指的是锁相环中整个环路(从鉴相器输出到控制振荡器频率变化的总增益)的大小。它是多个模块增益的乘积。建立一阶锁相环数学模型对后面的分析是很有帮助的。经过低通滤波器后,输入VCO的信号近似为。VCO 可视为积分器件,在连续时间域,是鉴相器增益,单位是 V/rad。是

到底了







