关于magicvim中有个magic的设定。设定方法为：1.设置magic:set magic2.取消magic:set nomagic3.查看帮助:h magicvim毕竟是个编辑器，正则表达式中包含的大量元字符如果原封不动地引用（像perl那样），势必会给不懂正则表达式的人造成麻烦，比如 /foo(1) 命令， 大多数人都用它来查找foo(1)这个字符串， 但如果按照正则表达式来解释，被查找的

ref是对变量(不能是net)的应用，它的值是该变量最后一次赋的值。如果将一个变量连接到多个ref端口，就有可能产生竞争，因为多个模块的端口都有可能更新同一个变量。input端口是输入端口；output是输出端口；还有inout端口。inout端口用于双向连接。如果使用多个inout端口驱动一个信号，sv将会根据所有驱动器的值，驱动强度来计算最终的值。１１２２...

pullup、pulldown的用法：pullup或pulldown只对对当前无驱动的线wire才会有作用，若有驱动应该按照驱动信号来决定！当线wire为z时，pullup或pulldonw才起作用！也就是‘Z’可以变成‘1’或‘0’，而不是‘0’能变‘1’（‘1’变‘0’），否则就跟你设计想法不一样了。以下的例子进一步说明了这个问题：`timescale 1ns/1psmodule test()

通用异步收发器（Universal Asynchronous Receiver/Transmitter)，通常称作UART，是一种串行、异步、全双工的通信协议，在嵌入式领域应用的非常广泛。UART作为异步串行通信协议的一种，工作原理是将传输数据的每个二进制位一位接一位地传输。在UART通信协议中信号线上的状态为高电平时代表‘1’，信号线上的状态为低电平时代表‘0’。比如使用UART通信协议进行一个

在verilog中，任务task和函数function之间有明显的区别，例如任务可以消耗时间而函数不能，函数里面不能带有诸如#100的时延语句或诸如@(posedge clock)、wait(ready)的阻塞语句，也不能调用任务，还有verilog中的函数必须有返回值，并且返回值必须被使用，例如用到赋值语句中。关于verilog中任务task和函数function的具体用法和区别参考我写过的一篇

文件I/O任务和函数(IEEE Standard for SystemVerilog—21)将数据格式化为字符串(IEEE Standard for SystemVerilog—21.3.3)variable_format_string_output_task$sformat ( output_var , format_string [ , list_of_arguments ] )1、系统任务$

verilog在20世纪80年代被创建的时，最初的目的用来描述硬件。**因此语言中的所有对象都是静态分配的。**特别是，子程序参数和局部变量是被存放在固定位置的，而不像其他编程语言那样存放在堆栈区里。在verilog-1995中，如果你试图在测试程序里的多个地方调用同一任务，由于任务里的局部变量会使用共享的静态存储区，所以不同的线程之间会窜用这些变量。在verilog-2001中，可以指定任务、函

计划：TAPEOUT（TO）：流片，指提交最终GDSII文件给Foundry工厂做加工。MPW ：多项目晶圆，将多个使用相同工艺的集成电路设计放在同一晶圆片上流片，制造完成后，每个设计可以得到数十片芯片样品。FULL MASK ：“全掩膜”的意思，即制造流程中的全部掩膜都为某个设计服务。Shuttle：就是MPW的时间，MPW的时间就是固定的，每个月或者每个季度有一次，有个很形象的翻译：班车，到点

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