最近在测试，没有相噪仪，频谱仪只能测出相噪数据，无法得到jitter数据，所以就自己写了一个Matlab程序计算。计算方法是按照ADI工程师Walt Kester的Converting Oscillator Phase Noise to Time Jitter写的。（pdf我放在超链接里啦，有需要自取）下面是很简单的Matlab程序：[SSPLL_8G_pn] = xlsread('D:\Matl

今天大概了解了一下什么是N路滤波器，就是利用开关电容和电阻的网络来实现滤波器的特性：当开关闭合时，单个的RC滤波器传输函数可表示为：如果考虑开关采样：其中fs是控制开关的时钟频率，因此，相当于是将RC滤波器的传输特性进行了频谱搬移，直接搬移到了fs处。随着fs的变化，可以进行调谐。这样就比传统的RC滤波器多了一个fs的自由度，可以实现更宽范围的调频。但是弊端也很容易看到，就是由于开关的限制，不适用

两个问题1. 为什么增加采样频率fs量化噪声PSD会降低？由于量化误差可以建模为样本与样本之间不相关，因此可以等效为频率范围[0,fs2][0, \frac{f_s}{2}][0,2fs​​]的“白”噪声，频率响应平坦。但由于量化噪声只与字长有关，在量化噪声功率PnP_{n}Pn​保持不变的情况下，fsf_sfs​增大，单边功率谱密度将会降低：PFD=2×PnfsPFD=2 \times \fra

具体的问题来源电荷注入影响图（复位后积分器电压突变）电荷注入（charge-injection）是mos开关常见的一个问题，在这里简单的说一下：下图是电荷注入问题的示意，MOS管导通时在沟道区会存在沟道电荷，在导通或关断的瞬间，此电荷流入或流出MOS开关，因此会改变对应节点的电压，引入误差。一般在开关开启时，由于输出和输入相接，Vo跟随Vi，故电荷注入导致Vo的瞬时变化常可以忽略；而在开关断开时，

testbench schematic如下：通过ADE设置dc，扫描参数a的范围、步进。通过点击Tools>Calculator>选择op后会自动跳回到schematic页面，这时需要点击变容管，如果你仿真的是MOS管作变容管则需要点击MOS管。并且出现如下的小窗口，下拉list选择cap即可。（注意如果没有点击变容管list下面就没有cap选项。）然后回到calculator界面，将

引言在使用Cadence Virtuoso画电路的时候，快捷键可以提高我们的工作效率。但Virtuoso中只定义了一些常用的基本快捷键，有些时候我们在进行一些额外操作的时候也希望有快捷键，这时候就需要自定义快捷键了。举个例子，我们都知道schematic中快捷键9可以高亮Net，但是如何取消高亮呢？如果没有定义快捷键，就需要从菜单Create>>Probe>>Remove

（1）LVS Options->Supply下面的选项，若选择Abort LVS on power/ground net errors选项，则电源地短路时会中断LVS，此时不选这选项再Run LVS，这样LVS就不会中断且会报出电源地短路的地方，但是不选这个选项会Run很久，所以一般都会选择这个选项；若选择Abort LVS on Softchk errors选项，则有软连接时会中断LVS，此时不

目录ADS安装ADS安装在这里呢，博主提供一个比较靠谱的安装破解教程链接~https://www.jb51.net/softjc/685817.html之所以推荐它是因为它真的有很多细节的地方都说清楚了。比如：那么这个eesof_license_tools的路径安排，在我第一次安装的时候没有注意就安装到了ADS2020的安装盘符之下了，导致安装失败。而且更尴尬的是这个路径好像只能初始...

最近在学习数字后端综合，在选择参考库的时候会遇到一个选择库的问题。以TSMC工艺库为例，名称中带有bwp的就是所谓的tap-less libraries，那这篇文章就来分享一下什么是tap-less libraries。note: tap-less means no well-tap connecion, e.g. no pickups.1. 什么是tap celltap cell就是well会连

假定一个电路中需要四个时钟相位，分别表现为-90°, +90°, -180°, +180°，两个相邻时钟沿之间必须准确地间隔1ns，怎么准确地来产生这些相位呢？一共有两种方法：1.如下图所示，利用一个两级差动环路振荡器来产生四个相位（简单的两级CMOS环形振荡器不能起振）。但是在工艺和温度变化的情况下怎样才能保证间隔为1ns呢？这就要求振荡器必须锁定在250MHz的参考时钟下，使得输出时钟的周期正