首先FT232H拉低RXF#信号，表示FT232H中的FIFO有数据等待读出，当FPGA接收到这个信号时，将OE#信号拉低，使能FT232H的输出，观察时序可知，在OE#拉低的t6时间后，总线开始输出有效数据，这时拉低RD#，即可读取有效数据，注意手册中明确指出OE#拉低压迫至少比RD#拉低提早一个时钟周期，故在程序设计中，将RD#拉低晚于OE#一个时钟周期即可。若此时FPGA侧的FIFO同样有数

关于输出trans总线，根据读取的是哪一个缓冲区，进行FIFO数据数据的复制即可，以及类型、长度、都从FIFO中对读取，而ro_trans_last拉高则是在本次读取的数据长度等于FIOF中缓存的本帧数据长度信息确定。在数据缓存区，由两个FIFO组成，一个是数据报文，另一个FIFO则是缓存本帧的数据长度以及报文类型，因为这是一个通用的仲裁处理，不考虑是在仲裁UDP/ICMP还是IP/ARP。关于流