RISC-V 和 FPGA 天然有点投缘。一个开放，一个可重构；一个喜欢讲生态，一个喜欢讲灵活。于是很多项目立项时都会出现一句熟悉的话：“我们先在 FPGA 上搭个 RISC-V SoC，很快。”这句话前半句通常没问题，后半句容易让人笑出声。把一个 RISC-V core 放进 FPGA，跑通 Hello World，确实已经比十年前舒服太多。现成开源 core、总线 IP、调试模块、bootlo

FPGA正成为CXL互连创新的关键原型平台。随着CXL3.1支持内存池化、多级交换等复杂功能，传统ASIC开发模式面临验证滞后风险。FPGA凭借可重构特性，能快速模拟Type1/2/3设备等多种角色，支持早期系统级验证。AMD等厂商已推出集成CXL3.1硬核的FPGA平台，可验证内存扩展、近内存计算等场景。FPGA原型能提前暴露链路训练、内存语义、系统软件等四层问题，但需注意其性能功耗与量产芯片的

前几年聊 FPGA 做 AI，大家很容易被一个数字牵着走：TOPS。多少 TOPS，峰值多少，能不能再高一点。这当然不是错。算力不够，很多事确实没法谈。