基于Xilinx官方文档，结合仿真，对处理器系统复位模块的特性进行了一些研究。

一.最终可行的解决办法新建用户/系统环境变量，用于指定Python运行时的编码方式变量名：PYTHONIOENCODING变量值：utf-8添加完成后重启Vscode，乱码问题就解决了，效果如下：二. 对我没用的解决办法下列方法均尝试过，对我都不起作用，但对其他人可能有用，故在此处列出。py文件开头加：# -*-coding:utf-8 -*-或# coding=utf-8在Vscode 设置文件

一. 想要实现的效果新建文件夹将自编模块集中管理可在其它py文件内import 自编模块，像import第三方库一样二. 实现的方法步骤1：将编号的模块 *.py放入文件夹，在我计算机中是：F:\OneDrive\PythonPrj\_myFunction步骤2：新建用户/系统环境变量。变量名：PYTHONPATH变量值：文件夹路径然后就可以实现想要的效果了，以下三种import方式均可。这样做的

SK滤波器拓扑、多反馈滤波器拓扑与Bainter陷波器简介。

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ISE如何封装与使用IP —— 使用ngc文件与仅包含端口的v文件

Vivado和Vitis都能正常烧写程序，烧写完成后，Vivado中也能正确识别出ILA并打开波形窗口，奇怪的是，ila无法触发，无法显示任何波形，点击Stop Trigger会提示There are no armed ILAs。现象如下图所示。Xilinx论坛中有人遇到同样的问题，ZYNQ: Chipscope ILA not working问题原因如下：ILA 频率应大于2倍的JTAG频率！！

一般来说，烧写使用的bit文件是烧写到FPGA内部，它适用于在线调试，掉电之后，程序就丢失了，需要下次上电重新烧写。固化程序指的的是将程序烧写到FPGA外部的非易失性存储器，一般是FLASH。在FPGA掉电重启会自动从FLASH加载程序，无需再次烧写。

Verilog自编实现异步FIFO，并实现了FWFT、Almost_full与Almost_empty功能