一. 简介Code Composer Studio 是一种集成开发环境 (IDE)，支持 TI 的微控制器和嵌入式处理器产品系列。Code Composer Studio 包含一整套用于开发和调试嵌入式应用的工具。它包含了用于优化的 C/C++ 编译器、源码编辑器、项目构建环境、调试器、描述器以及多种其他功能。更多参考：TI官网CCS概述二. 下载TI官网CCS下载三. 安装退出360等杀毒软件，

记录一下在Allegro中设置元器件封装高度的步骤，防止遗忘。

在使用Cadence过程中，经常碰到需要把AD的原理图符号转为Orcad，相应的PCB封装转成Allegro的需求，对我来说主要有以下几种情况：1. 立创EDA上元器件封装只支持导出AD格式，想在Cadence中使用需要AD转Cadence2. 国内有些厂家只提供AD格式的元器件封装，这可能跟AD在国内比较流行有关3. 借鉴一些AD绘制的旧板上的元器件封装

Windows资源管理器导航窗口中的3D对象，视频，图片这些文件夹基本用不到，占着位置很是烦人，删掉还原清爽。.一. 快速访问栏的去除右击 -> 从“快速访问”取消固定。二. 此电脑的去除Win + R，输入regedit，打开注册表编辑器跳转到：计算机\HKEY_LOCAL_MACHINE\SOFTWARE\Microsoft\Windows\CurrentVersion\Explorer

Verilog自编实现异步FIFO，并实现了FWFT、Almost_full与Almost_empty功能

总结了现在比较流行的电子元器件商城与数据手册下载网站，帮助硬件工程师在设计电路时获取元器件库存、价格、交期与数据手册等信息。

前面的博文已经讲了异步FIFO、读写位宽不同的异步FIFO与同步FIFO，本文使用纯Verilog实现了读写位宽不同的同步FIFO，并仿真验证了设计的正确性。

一. 简介Verilator是一种Verilog/SystemVerilog仿真器，可用于编译代码以及代码在线检查。Verilato和rIverilog都号称是全球第四大HDL仿真器，两者都是开源免费工具，功能也类似。更多信息可参考：Verilator官网Verilator-GithubVerilator-码云（此仓库是为了提升国内下载速度的镜像仓库，每日同步一次。 原始仓库： https://g

通信和通讯是一个意思，网上多有两词混用的，没什么区分的必要，都指的是数据/信息的传输。本文使用通信一词。

模块功能：对输入信号取滑动平均值。滑动平均值：又名移动平均值，在简单平均值的基础上，通过顺序逐期增加新数据、减去旧数据求算移动平均值，借以消除偶然变动因素。参考百度百科：[滑动平均法](https://baike.baidu.com/item/%E6%BB%91%E5%8A%A8%E5%B9%B3%E5%9D%87%E6%B3%95/22657430?fr=aladdin)应用场景：- 对平均值会