核心用户逻辑时钟域（Core/User Logic Clock Domain）：由板子上的另一个独立高精度晶振（比如专用的通信同步差分时钟源）输入给 FPGA 的锁相环（MMCM/PLL），产生一个例如的时钟，专门用来跑你的解调、加扰和 LDPC 译码。进程 #0 瞬间解锁，基站可以无缝连接继续发新货。如果你只设 8 个进程：基站发完 8 个包（耗时 4 毫秒）后，由于第 1 个包的 ACK 还在