数字后端设计流程小灶（复旦）课时 2 数字后端开课介绍1.什么是数字后端IC设计时，有些模块可以先写好可以综合的verilog code 前端写出来的,再通过相应的ASIC设计流程迭代，包括：DC Design Complier 数字综合模块：对时序、面积进行约束，PT, pram time：对时序进行约束PR(工具ICC) , layout方面的实现（面积大小、时序规划、最终布局布线、版图和网表