Step4：单击 Finish，完成 Verilog 文件的创建。Step5：将以下代码复制入文本编辑区内。if(!RSTn_i)beginendelsebeginbeginendelsebeginendendendmodule点击 OKStep9:右击 system.bd 选择 Create HDL Wrapper 这步的作用是产生顶层的 HDL 文件。