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组合逻辑/门控时钟,BUFG

时钟路径上无动态的、不可知的延迟源,只有一个固定延迟的分配网络(如 BUFG)。因此,扇出之间的相位差是一个常数,它们是完全的同步时钟,必须参与正常的 STA 建立/保持检查。这也就是为什么在 STA 约束中,我们要正确地追溯时钟根源,通过主时钟+生成时钟的方式构建时钟树,而不是草率地定义多个独立主时钟。只要我们将这个新时钟通过明确绑定到它的源主时钟上,STA 工具就可以利用标准单元库的延迟模型,

#fpga开发
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