目录突发数据长度（Burst Length）常见FIFO深度计算情况一、写时钟 > 读时钟（写比读快）1、读写都没有空闲周期2、读写有空闲周期二、写时钟 = 读时钟（写读一样快）1、读写没有空闲周期，且相位相等2、读写没有空闲周期，相位不等3、读写有空闲周期，无相位差三、写时钟 < 读时钟（读比写快）1、读写没有空闲周期3、读写有空闲周期四、最坏情况（背靠背）1、背靠背2、背靠背计算四

PLL（phase locked loop），锁相环锁相环通常由鉴相器（PD，Phase Detector）、滤波器（LF，Loop Filter）和压控振荡器（VCO，Voltage Controlled Oscillator）3部分组成前向通路，由分频器组成频率相位的反馈通路。而在Cyclone IV 中，PLL构成较为复杂，因为有许多反馈模式和硬件特性（包括可编程占空比等）具体原理可以参考其

Cyclone IV系列是Altera（Intel）公司非常经典的FPGA芯片系列，所以下面就简单介绍下Cyclone IV系列。在Cyclone IV的器件手册中，可以查到相关资料。一、Cyclone IV的特点（内部资源特点）1、Cyclone IV总特点1、Cyclone IV是一款低成本、低功耗的FPGA结构（是不是每款芯片都这样说？）2、有6k到150k的LE（逻辑单元，在Xilinx叫

1、现象及成因目前竞争的概念我看到有两个版本一个是《数字电子技术基础（阎石）第六版》：门电路两个输入信号同时向相反的逻辑电平跳变（一个从0变为1，一个从1变为0）的现象就叫做竞争。一个是其它说法：在组合逻辑电路中，某个输入变量通过两条或两条以上的途径传到输出端，由于每条途径延迟时间不同，到达输出门的时间就有先有后，这种现象称为竞争其实这两个概念都对，因为第一个概念针对的是竞争冒险的适用（经常出现的

两个二进制数之间的算术运算，无论是加减乘除，目前在数字计算机（数字系统）中都是化作若干次加法运算进行的。因此，加法器是构成算术运算器的基本单元。一、1位加法器1、半加器如果不考虑有来自低位的进位输入，将两个一位二进制相加，称为半加。实现半加的电路为半加器。半加器的真值表A、B为输入，S为A、B相加的和，CO为进位输出。通过真值表，可以写出S和CO表达式：S = A’B + AB’CO = ABVe

编码器：在数字系统中，为了区分一系列不同的事物，将其中的每个事物用一个二值码来表示。编码尽量要求：将多个输入的状态用最少资源来表示。编码器大致有两种分类，一种是普通编码器，一种是优先编码器。1、普通编码器在普通编码器中，任何时刻只允许输入一个信号，否则输出会发生混乱。但是一般在设计普通编码器的时候，一般会有default状态，即在输入不是任何一种有效输入的情况下会指定输出一个值。下面举个4-2编码

目前主流的FPGA，比如Altera和Xilinx，都是基于查找表（LUT）技术和SRAM工艺的，因为SRAM的工艺特性，通电的情况下，数据可以永久保存，但是掉电数据就会丢失，所以在JTAG等配置FPGA时，一般会外接FLASH或者EEPROM，先将数据写入到FLASH或者EEPROM，上电时，再从FLASH或者EEPROM读取数据并配置到FPGA内部。FPGA芯片内部包括可编程逻辑块（LAB）、

嵌入式乘法器

输出模式（Output）：还可以看到在输出使能、配置块的寄存器有一个oe_out输入，当oe_out = 1，则配置IO为输出模式我们可以通过配置输出使能块来驱动三态门，当三态门的使能端输入低电平，则可以选择输出高电平、低电平，而当三态门的使能端输入高电平，则输出I/O为高阻态输入模式（Input）：可以看到在输入块的寄存器有一个oe_in输入，当oe_in= 1，则配置IO为输入模式从外界引脚的

目录一、ZYNQ二、ZYNQ内部结构图1、PS端结构2、PL端结构3、PL和PS接口一、ZYNQZYNQ组合了一个双核 ARM Cortex-A9 处理器 和 一个现场可编程门阵列（FPGA）。ZYNQ分为PL（programmable logic，可编程逻辑）端和PS（processor system，处理系统）端，ZYNQ启动总是先启动PS端，然后再配置PL端，可以将其理解为是一个嵌入式处理器