约束文件怎么写：Vivado中的xdc是基于Synopsys的设计约束（SDC），同时也是Xilinx专有的物理约束。我这次主要用到时钟约束和引脚约束，两者都有文本设置和GUI设置。具体的实现过程，可以看《Xilinx FPGA权威设置指南》时钟约束和I/O管脚约束：（1）时钟约束set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets sys_clk]

https://pan.baidu.com/s/1IjA5Msc7_iLi242GbIHx7Q提取码：jolhnotepad++和vivado的关联可以看这篇文章：notepad++和vivado的关联

时序分析是数字IC设计过程中不可避免的一步，其中对建立时间和保持时间的计算也尤为重要。1、首先认识时序分析中经常用到的参数Launch edge、Latch edge、Tsu、Thd、Slack、Tcq、Td、Trecovery、Tremoval、Jitter、Skew、Clock uncertainty。（1）Launch edge和Latch edgeLaunch edge代表本次时序分析数据

1、首先要学会看vivado中的时序报告Vivado时序报告中涉及到的参数：1）setup建立WNS（Worst negative Slack）：最坏负松弛，所有时序路径上的最坏松弛，用于分析最大延迟。WNS为负数的时候表示有问题，为正时表示没有冲突。TNS(Total Negative slack)：总的负松弛，当只考虑每个时序路径端点最坏的冲突时，所有WNS的和。当满足所有的时序约束时，为0n

先来一个小结：触发器构成寄存器（有时钟；通常为边沿D触发器，数据先有效，控制信号后有效）。锁存器由钟控D触发器（无时钟；控制信号先有效，数据后有效；由于不锁存数据的时候输出随输入变化而变化，输出有毛刺，在FPGA中尽量避免使用）。本文参考了以下链接：链接1链接2链接3链接4链接51、基本概念（1）触发器：触发器是边沿敏感的存储单元，数据存储的动作由某一信号的上升或者下降沿进行同步的。触发器是计算机

按真值表推算出关系，按照公式画模4计数器我画出来的是这样的，但是我之前在网上看到的是只有D触发器的，那又是怎么回事呢？于是我根据电路画出波形图就一目了然了。只有D触发器的模4计数器，巧妙之处在于将前一级D触发器的Q’作为后一级D触发器的时钟输入。模8计数器类似的。...