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SystemVerilog Assertions

属性和断言的命名应该清晰且具有意义,能够明确其功能。如果对应property直接命名为pro1,根本无法知道描述的是什么功能。但是如果命名为check_req_ack,则可以清晰知道是在对req和ack进行检测。

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到底了