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- @m0_62869075
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verilog-4| 半加器、全加器
个人学习简单总结，方便自己后续查询和复习一、半加器1、真值表半加器，不考虑进位的加法器；ABsumcout0000011010101101数字逻辑表达式：2、代码input A,input B,output sumendmodule。
verilog-2| 斐波那契数列
个人学习简单总结，方便自己后续查询和复习。
【RDC】Reset Domain Crossing
转载的内容，用于自己后续的学习和总结整理。
到底了