上网看别人的解答，基本是对的。我在用ddr mig ip的时钟作为fifo的时钟，复位的时候，时钟也在复位，导致fifo复位的时候，没有写或者读时钟，从而导致混乱。给fifo的复位信号延长一段时间（相对mig ip的复位信号）做项目过程中，遇到了这个问题。

对于双向的图片，比如ddr的数据线，采用终端并联电阻，消除反射，不能采用在源端串联电阻，因为如果这么做，相当于在接收端也串联了电阻，过来的信号在接收端会形成进一步的衰减（经过接收端的串联电阻，必然形成更进一步的电压降低，源端电压->源端电阻降压->传输线->终端电阻降压；图3为接收端的并联电阻匹配，高频信号直接在接收端被完全接收，但是，对于直流信号，会产生一个持续的静态电流，这是很容易理解的，增加

这就会导致一个问题：在app_rdy拉低的时候（或者是 和app_en同时拉低），发送写命令和写数据，数据写到fifo中了，但是，命令无效，没有写到命令的fifo中去，导致，多次出现这种现象之后，mig IP中的数据的fifo就会满，但没有写命令，因为写命令和写数据是同时进行的。实践中发现，在往ddr3写数据的过程中，有时候会出现app_wdf_rdy一直为低的问题，经过网上搜索，结合自己判断，发

打开出现错误的modelsim软件， 你看看左侧的library列里面，该vivado的ip的存放地址可能不是你存放vivado ip的地址，而是你工程的地址，而其他ip都是你存放vivado ip的地址。产生这个问题的原因，不清楚，因为我在vivado中的设置都是对的。在vivado导航栏中，simulation右击，reset simulation ，然后 重新run，我的问题就解决了。在mo

测试发现，这个输出时钟如果驱动太多模块 或者debug的时候 使用该时钟，mig ip的init信号可能会一直为低；原因可能是，我猜测，时钟驱动能力有限吧。