3.DDR中的write leaving。2.DDR中的差分信号。

数据类型1.内建数据类型逻辑数值类型（四值或二值）,四值逻辑中的x或z转换为二值逻辑时自动变为0;符号:signed和unsigned,bit，logic，reg，net-type无符号，注意无符号数据与有符号数据间的转换；有符号数据赋给高一位的无符号数据时，符号位宽展一位，无符号数据赋给高一位的无符号数据时加一个0.位宽。2.枚举类型枚举类型可以直接转化为整形，但整形不可以隐式的转换给枚举类型，

对于id_write_fifo来说，将先进的id推出来（这个id是r_id），去检查buffer中对应地址的有效位是否为高，如果为高，那么就将数据送出去，并且id_write_fifo推出下一id。比如id为'b10，对于buffer的地址为3，在3地址的数据上写1，如果B通道的相应没有回来的时候，那么这个地址3的数据始终为1，只有回来的时候才会对这一位写0.而当地址3的数据为1，同时又来了一个i

1.流水线的五大阶段：（1）取指（2）指令译码、读寄存器堆（3）执行、地址计算（4）存储器访问（5）写回2.关于流水线的控制流水线的控制体现在后三个阶段，前两个阶段没有需要控制的内容。对于执行、地址计算阶段，需要控制的信号是ALUOp（两位信号）和ALUSrc。对于ALUOp来说，主要实现的是对ALU control的控制，通过ALU control可以实现ALU不同的功能（R type型命令的加

整体流程：一些基本概念：1.p_bank和l_bank2.rank和bank3.DIMM和SIMM4.DLL概念：DDR控制器架构： 时钟频率对比：（1）memory和phy/controller时钟频率一般是2：1；（2）假设memory那边数据位宽是32bit，因此在仅仅考虑axi一个通道的情况下带宽匹配时总线带宽一般是800MHZ,但是这是只考虑写或者只考虑读，axi读写是并行的，因此总线带

（5）可以完成PHY的初始化，training（比如，automatic DQS gate training,delay line calibrations,VT compensation,write leaving, write read data bit deskew, DQ/DQS eye training），控制的逻辑。（2）数据位宽是以8bit逐渐递增的（这样做的目的是因为可能支持16/

一些操作命令：1.precharge：由于SDRAM的寻址具体独占性，所以在进行完读写操作后，如果要对同一L-Bank的另一行进行寻址，就要将原来有效（工作）的行关闭，重新发送行/列地址。L-Bank关闭现有工作行，准备打开新行的操作就是预充电（Precharge）。预充电可以通过命令控制，也可以通过辅助设定让芯片在每次读写操作之后自动进行预充电。实际上，预充电是一种对工作行中所有存储体进行数据重

UVM中的寄存器模型寄存器模型的优势：在没有寄存器模型之前，只能启动 sequence 通过前门（FRONTDOOR）访问的方式来读取寄存器，局限较大，在 scoreboard（或者其他 component ）中难以控制。而有了寄存器模型之后，scoreboard 只与寄存器模型打交道，无论是发送读的指令还是获取读操作的返回值，都可以由寄存器模型完成。有了寄存器模型后，可以在任何耗费时间的phas