有意思的来了，vim为了方便verilog coder例化和集成子模块，搞了一个verilog-mode.vim插件，但是年久失修，用着不顺手，慢慢的被coders弃用了；喜欢折腾的大佬就搞了一个移花接木，给vim写了一个emacs插件，这个插件能用来调用emacs的verilog-mode.el 这个好用的插件。本来就是一个为了提升工作效率的工具本不想花时间去研究他们之间的关系，无奈公司的工具太

      通过直接调用IP核可以节省很多功夫，Quartus II自带的宏功能模块LPM是如此，但是有时因为配置的不同IP核可能只在某些参数上发生了变化。因此我们只需要更改一些参数就可以大大提高IP核的可移植性。       这个方法玩的比较高端，这是我在学习韩彬老师的mini板文档时学到的招儿，比如前面博客里面讲到的shift_ram移位寄存器ip核的例化。配置完后生成 shift_ram_c

一、锁存器       锁存器是一种在组合电路系统中，对输入信号电平敏感的单元，用来存储信息。一个锁存器可以存储1bit的信息，通常，锁存器会多个一起出现，如4位锁存器，8位锁存器。        锁存器在数据未锁存时，输出端的信号随输入信号变化，就像信号通过一个缓冲器，一旦锁存信号有效，则数据被锁存，输入信号不起作用。因此，锁存器也被称为透明锁存器，指的是不锁存时输出对于输入是透明的。...

先简单介绍一下基本的图像处理算法

首先要明白的是：序列检测器的作用就是将一个指定的序列从一个数字码流中提取出来，这篇博客要检测的是一个‘11001101’序列。程序中的data_in数据流输入,当状态为st7的时候认为检测到了‘11001101’序列。输出为1，否则为0。序列检测采用三段式状态机设计，三段式状态机将时序逻辑和组合逻辑分开，把状态和输出单独列开，方便检查和维护。序列检测代码： ...

这篇博客转载自：https://wenku.baidu.com/view/b7d08952be23482fb4da4c15.html需要注意三点：①  generate-for语句必须用genvar关键字定义for的索引变量；② for的内容必须用begin…end块包起来，哪怕只有一句；③ begin…end块必须起个名字；例如：一个参数化的gray-code to bina...

用verilog实现带进位的4进制计数器，不知道怎么写关于进位的计数器没关系，你一定见到过verilog写全加器，对的，进位位是单独的output，没错，博主脑子不够灵光，一开始在这里卡住了。module JSQ ( clk, rst, in_ena,  cnt, carry_in);input clk;input rst;input in_ena;output [3:0]cnt;output c

网表文件，也称为门级网表文件，描述了IC设计的门级结构，包括各种门级元件（如AND、OR、XOR等）以及它们的连接关系。因此，netlist文件和DDC文件的区别在于：netlist文件描述了电路的逻辑功能和连接关系，是电路设计的基础；总之，Lib和网表都是数字IC设计中非常重要的文件，但它们的作用和用途不同。综合工具生成的netlist文件和DDC文件都是与电路设计相关的文件，但它们的内容和用途

source -e -v xxx.sdc > *xxx.log//将source sdc后的log保存在xxx.log中。在从后端拿到pt_session的前提下，确认sdc或者cdc_sdc是否有语法问题等，完成脚本的快速迭代，确保前端交付质量。3：如果需要重新source sdc 需要清除之前的sdc后再重新source。1：在指定的服务器上启动PT，使用可用的版本，打开pt_shell。re

首先要说的是，二进制中关于一个负数，它的补码应该是本身按位取反加1就可以得到，这个公式学过数字电路的人都知道，但是为什么按位取反加1就可以得到这个负数的补码？可能很多人都不知道。那么，我们就来搞清楚它！要先入为主的引出一个概念，补码是什么？补码：在二进制中为了保证两个相反数相加=0，提出来了一个补码的概念。eg：（-1）+（1）=0；用二进制怎么表示这个等式呢？（1001）+（0001）= 0 ，