DFT   --  design  for  test 三要素：辅助性设计， physical defects   结构性测试向量   是一种辅助性设计，利用这种辅助性设计 对根据 physical  defects  建立的 fault  model 进行求解产生的结构性测试向量，这些结

芯片制造全工艺流程详情我们每天运行程序的芯片是这样造出来的，放大后的芯片机构，无与伦比的美，在如此微观世界，人类科技之巅。芯片一般是指集成电路的载体，也是集成电路经过设计、制造、封装、测试后的结果，通常是一个可以立即使用的独立的整体。如果把中央处理器CPU比喻为整个电脑系统的心脏，那么主板上的芯片组就是整个身体的躯干。对于主板而言，芯片组几乎决定了这块主板的...

Density 又称Utilization, 计算公式如下leaf cell 面积跟可用总面积的计算，受多种因素影响：通常leaf cell 包括std cell 跟hard macro;在计算Density 的时候，如果hard macro 的placement stat...

7nm工艺中的后端设计挑战

芯片制造全工艺流程详情我们每天运行程序的芯片是这样造出来的，放大后的芯片机构，无与伦比的美，在如此微观世界，人类科技之巅。芯片一般是指集成电路的载体，也是集成电路经过设计、制造、封装、测试后的结果，通常是一个可以立即使用的独立的整体。如果把中央处理器CPU比喻为整个电脑系统的心脏，那么主板上的芯片组就是整个身体的躯干。对于主板而言，芯片组几乎决定了这块主板的...

今天我们要介绍的Low Power概念是Level Shifter（电平转换单元）。该单元主要用于多电源多电压（MSMV）技术中，它通常不具备逻辑功能，只是用于不同电压值的Voltage Area之间的信号电平的转换。为什么不同的Voltage Area之间需要使用Level Shifter?下面这张图很好地解释了这个原因，1.0V的驱动对1.8V的接收端来说，不一定能区分出0/1的电平，...

今天要给大家介绍的数字后端基本概念是Track。Track是指走线轨道，和row一样，可以约束走线器的走线方向。信号线通常必须走在track上。Std Cell的高度通常用metal2 track pitch来表示，常用的 std cell 库有 7T /9T /12T，就是以 track 来区分的， 9T 就是说 std cell 的高度范围内可以走九条线，所以一般来讲， 7T cell 的 s

今天要介绍的时序分析基本概念是Slew，信号转换时间，也被称为transition time。是指电压从10%VDD上升到90%VDD所需要的时间，或者是从90%VDD下降到10%VDD所需要的时间，当然也可以是20%VDD上升到80%VDD的时间，具体要看timing lib库里面的定义，如：Falling edge thresholds:slew_lower_threshold_pct_fal

今天我们要介绍的时序概念是设计约束文件SDC. 全称Synopsys design constraints. SDC是一个设计中至关重要的一个文件。它对电路的时序，面积，功耗进行约束，它是设计的命脉，决定了芯片是否满足设计要求的规范。Timing工程师在release sdc时必须非常小心，一个错误的false path或者case constant就有可能导致整块芯片不工作。Timing Con

转载出处：https://www.cnblogs.com/lelin/p/12613030.html文章目录Routing congestionChannel Congestion：PG(Power Ground)Congestion：High Cell Density ...