前言尝试找一下Cadence17.4中的Padstack Editor的官方文档， 找到了。做个笔记。文档位置D:/Cadence/SPB_17.4/doc/pcoms/pchap.html搜索 ”Pad Editor“，如下:焊盘用途(种类)可选的焊盘用途一共12种.1. Thru PinSpecifies that the padstack penetrates all layers. Thi

前言装完cadence17.4后, 原理图程序正常, PCB Editer运行报错.正在找原因.运行LicenseServerDiagnostics, 第2个TAB页(License File Validty)在校验license文件时, 有报错Checking Hostname and HostID in license file (D:\Cadence\LicenseManager\licen

前言在改一个工程，发现STM32F407工程，将6个串口全打开时，串口2发送数据时，等发送完成标志那死循环了，等不到发送完成的状态位(那个状态位是硬件设置的).有点怀疑工程中调用库函数时，参数设置错了。想打开STM32库函数中, 自带的参数检查机制。试验stm32f4xx_conf.h 有宏 USE_FULL_ASSERT，默认是关闭的/* Uncomment the line bel...

想了解openpnp的实现, 先搭建一个调试环境.实验目的: 能单步调试openpnp源码, 能将openpnp在调试器IDE中跑起来.

前言头一次搭建STM8的工程，中间有一些错误，记录一下。实验工程可以在STM8S003板子上单步的没有业务逻辑的工程模板下载点：实验实验材料: IAR for STM8 3.11.1, 这个从买开发板的店主那要就行，人家都给。不过有的家是新版，有的家是旧版。STM8固件库 en.stsw-stm8069.zip, 官方下载地址 STSW-STM8069(STM8S/A Standard perip

前言做CIS库时，看到资料中说到要改capture.ini中的3处配置，如下：[Allegro Footprints]Dir0=D:\Cadence\SPB_17.4\share\pcb\pcb_lib\symbolsDir1=D:\my_cadence_lib\Allegro_Footprints[Part Library Directories]Dir0=D:\my_cadence_lib\P

画板子时的视图和做光绘时的视图是不一样的.allegro右边栏有Visibility面板, 如果动了之后, 再想回到正常视图画板子, 一般要进入color192自己调整合适的视图.查了资料, 可以保存一个正常视图的 file类型的view, 不管啥时候, 需要正常画板子的时候, 自己切到正常视图就行.

试验原因正在移植ucosii.移植前的环境是STM32F103VE + lwip2.1.2在ucosii_v2.92.07文件迁移进工程后, 可以编译过。这时要修改启动文件 startup_stm32f10x_hd.s修改点一共4处, 在中断向量表中替换PendSV_Handler => OS_CPU_PendSVHandler和SysTick_Handler => OS_C...

如果要整板铺铜，可以用以下方法自己在ETH/TOP/BOTTOM层上画shape, 分配网络标号，动态铺铜。不过自己用手画，很难画的精确，特别是板子外形有不规则曲线的情况。用从dxf导入的板子外形，直接用Z-copy shape到ETH/TOP/BOTTOM, 分配网络标号，动态铺铜。这种操作简单方便。我用z-copy这种方法，从dxf外形来生成整板铺铜。

板子流程走完了, 当时有些器件随便选的, 封装不对.现在想核对元件值和封装, 做正式板子.发现CIS库有些问题, 先修正一下.现在的库是第一次建的新库, 里面元件少, 改起来工作量小. 整好之后, 以后开新工程就方便了.在"orcad capture and CIS"中出料单, 发现料单完全不能用.我做CIS库时, 每一种器件有唯一的part number作为key, 出料单时, 是按照 part