本文介绍了实验三的数据产生模块设计与实现。通过Verilog语言实现了伪随机序列发生器(PnSeq_Gen5407)和并行数据生成模块(PixDat_Gen5407)。前者采用7位移位寄存器生成伪随机序列，后者通过串并转换将1位序列扩展为8位并行输出。实验还设计了数据接收模块(Dat_Rx5407)，使用状态机控制数据接收和输出流程，并通过寄存器数组模拟RAM功能。测试仿真验证了模块功能符合要求，