logo
publist
写文章

简介

该用户还未填写简介

擅长的技术栈

可提供的服务

暂无可提供的服务

用Tcl脚本启动QuestaSim(ModelSim)进行仿真

用Tcl脚本启动QuestaSim(ModelSim)进行仿真

文章图片
#fpga开发
FPGA之时序约束与分析

但在只有时钟周期约束时,建立时间需求为单个时钟周期,也就是1时刻,这就要通过多周期路径约束调整为图中的SC,基于SC所获得的HC为图中的虚线所示,显然这与实际情况不符,应将其回调两个时钟周期。时序分析是建立在时序约束的基础上的,如果没有时序约束,EDA工具在进行时序分析的时候会默认所有时钟都是有关联的,从而进行布局布线,而这样的布局布线的结果很容易造成时序违例,并且布局布线的结果也不是我们想要的,

文章图片
#fpga开发
到底了