【电路笔记 TMS320F28335DSP】TMS320F28335 的SPI 模块、McBSP-A 、McBSP-B 模块的所有引脚组合
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TMS320F28335 仅内置 1 个 SPI 模块（SPI-A），其引脚与 GPIO 复用，默认上电为 GPIO 功能，需通过寄存器配置切换为 SPI 外设模式。McBSP 功能更复杂（含收发时钟帧同步），无“固定片选”引脚，通常需用 GPIO 模拟 CS。
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以 176 引脚 PGF/PTP 封装为例：
| SPI 信号 | GPIO 引脚 | 功能说明 |
|---|---|---|
| SPISIMOA | GPIO16（27） / GPIO54（96） | 主出从入（MOSI） |
| SPISOMIA | GPIO17（28） / GPIO55（97） | 主入从出（MISO） |
| SPICLKA | GPIO18（62） / GPIO56（98） | 串行时钟（SCLK） |
| SPISTEA | GPIO19（63） / GPIO57（99） | 从片选（可选） |
注意：同一时刻只能使用一组（GPIO16-19 或 GPIO54-57），GPIO54-57 是更常用的默认配置。
McBSP-A 引脚映射（176-Pin PGF/PTP）
| McBSP 信号 | GPIO 引脚 (Pin#) | 功能说明 |
|---|---|---|
| MDXA (发数据) | GPIO20 (64) | 串行数据发送（DX） |
| MDRA (收数据) | GPIO21 (65) | 串行数据接收（DR） |
| MCLKXA (发时钟) | GPIO22 (66) | 发送时钟（CLKX），可配置为输入/输出 |
| MFSXA (发帧同步) | GPIO23 (67) | 发送帧同步（FSX） |
| MFSRA (收帧同步) | GPIO5(12)/GPIO59(110) | 接收帧同步，通常与 MFSXA 复用或软件控制 |
| MCLKRA (收时钟) | GPIO7(16)/GPIO58(100) | 接收时钟（CLKR），注意此引脚不在 GPIO20-23 组内 |
McBSP-B 引脚映射（176-Pin PGF/PTP）
| McBSP 信号 | GPIO 引脚 (Pin#) | 功能说明 |
|---|---|---|
| *MDXB (发数据) | GPIO24 (68)/GPIO12 (21) | 串行数据发送（DX） |
| MDRB (收数据) | GPIO25 (69)/GPIO13 (24) | 串行数据接收（DR） |
| MCLKXB (发时钟) | GPIO26 (72)/GPIO14 (25) | 发送时钟（CLKX） |
| MCLKRB (收时钟) | GPIO60(111)/GPIO3(10) | 接收时钟（CLKR） |
| MFSXB (发帧同步) | GPIO27(73)/GPIO15(26) | 发送帧同步（FSX） |
| MFSRB (收帧同步) | GPIO61(112)/GPIO1(6) | 接收帧同步 |
McBSP布线时的注意事项
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等长约束 (Length Matching) , McBSP 是同步接口，各信号线之间需要满足时序同步：
- 组内等长： 将 CLKX、FSX、DX 视为一组；CLKR、FSR、DR 视为一组。组内线长需严格对齐。
- 优先顺序： 优先保证输出组（Transmit）的等长，因为发送端的相位差是由 PCB 走线直接引入的。
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时钟线（CLKX/CLKR）的特殊保护，时钟信号是整个接口的“心脏”，也是最容易产生 EMI（电磁干扰）和受干扰的部分。
- 走线长度匹配： 确保时钟线与数据线（DX/DR）、帧同步线（FSX/FSR）的长度差尽量小。通常建议误差控制在 ±50mil 以内，以保证建立时间和保持时间。
- 包地处理： 建议对时钟线进行“包地”（Guard Trace）处理，并在包地线上每隔一定距离打过孔连接到主地层，防止串扰。
- 避免过孔： 尽量在同一层走完时钟线。如果必须换层，确保在过孔附近放置一个连接地平面的回流过孔（Stitching Via）。
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阻抗控制与信号完整性
- 特征阻抗： 严格按照芯片手册要求进行阻抗匹配（通常为单端 50Ω）。
- 始端匹配： 在驱动端（源端）靠近引脚处预留一个串联电阻（通常为 22Ω - 33Ω），用以吸收信号反射，抑制过冲。
- 完整回流路径： 确保信号线下方的参考平面（GND）是连续的。严禁跨分割走线，因为跨越地缝隙会导致回流路径增大，产生严重的噪声和信号畸变。
CG
- 这个版本的说明书有笔误：
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