---

背景：传统SiO2栅介质的局限性

随着半导体工艺节点进入28nm以下，传统SiO2栅介质遇到了两个致命问题：

1. 直接隧穿效应：当氧化层厚度小于1.2nm时（相当于3-4个原子层），电子会直接隧穿绝缘层，导致栅极漏电流指数级增长。实测数据显示，SiO2在1nm厚度时漏电流密度高达100A/cm²
2. 迁移率退化：界面处晶格不匹配会产生大量散射中心，导致载流子迁移率下降40%以上。22nm节点下，电子迁移率甚至低于200cm²/V·s

HKMG vs 多晶硅/SiO2性能对比

通过实际测试数据对比两种方案的差异：

• 等效氧化层厚度(EOT)：
• SiO2方案：物理厚度1.2nm时EOT=1.2nm
• HfO2方案：物理厚度3nm时EOT=0.8nm（介电常数k≈25）
• 阈值电压稳定性：
• 多晶硅栅极：±50mV漂移（因费米能级钉扎效应）
• 金属栅极：±10mV内（功函数可精确调控）
• 漏电流：
• SiO2@1V：10A/cm²
• HfO2@1V：10⁻³A/cm²

HKMG三大核心技术实现

1. 高k介质材料选择

材料筛选遵循黄金准则：

1. 介电常数k值：HfO2(k≈25) > Al2O3(k≈9) > SiO2(k≈3.9)
2. 能带偏移量：导带偏移需>1.5eV（HfO2/Si为1.8eV）
3. 热稳定性：沉积后经1000℃退火仍保持非晶态

实际流片常用组合： - NMOS：HfO2 + La掺杂（提升k值） - PMOS：HfSiO + Al掺杂（优化Vth）

2. 金属栅极功函数调谐

通过金属化合物实现精准调控：

• NMOS栅极：
• 材料：TiN（功函数4.6eV）
• 工艺：ALD沉积厚度5-10nm
• PMOS栅极：
• 材料：TaN（功函数4.9eV）
• 改性：通过N含量调节功函数±0.2eV

3. 界面层(IL)氮化处理

关键工艺参数：

1. 预清洗：HF溶液去除自然氧化层
2. 快速热氮化：NH3氛围，700℃/30s
3. 厚度控制：0.5-1nm SiON层（k≈5）

效果对比： - 无氮化：界面态密度D_it≈10¹²/cm²·eV - 氮化后：D_it≈10¹⁰/cm²·eV

TCAD仿真示例（Silvaco Atlas）

# HKMG结构电势分布模拟
mesh
  x.mesh loc=0.00 spac=0.01
  x.mesh loc=0.05 spac=0.002
  y.mesh loc=0.00 spac=0.01
  y.mesh loc=0.02 spac=0.001

material material=HfO2 k=25
contact name=gate workfun=4.6

solve init
solve vgate=1.0

tonyplot -overlay potential.log

生产中的关键考量

热预算控制

温度对界面态的影响曲线： - 800℃：D_it≈5×10¹⁰/cm²·eV - 900℃：D_it≈2×10¹¹/cm²·eV - 1000℃：D_it≈1×10¹²/cm²·eV

解决方案： - 采用spike anneal代替传统RTP - 后段工艺温度限制在400℃以下

金属栅刻蚀残留

常见问题： - TiN侧壁残留导致栅极短路 - HfO2过度刻穿损伤衬底

工艺优化： 1. 主刻蚀：Cl₂/BCl₃混合气体 2. 过刻蚀：采用低功率脉冲模式 3. 终点检测：OES监控Ti光谱线

开放性问题思考

高k介质面临的核心矛盾： - 高k值需求：需要强极化率材料（如TiO2的k≈80） - 迁移率保持：高k材料通常带来更强的声子散射

可能的解决方向： 1. 应变工程提升本征迁移率 2. 界面缓冲层设计（如插入1nm SiO2） 3. 新型二维材料（h-BN等）

实际研发中，28nm节点通常选择k=20-30的折中方案，通过工艺优化使迁移率损失控制在15%以内。