Error (10170): Verilog HDL syntax error at sdram_control.v(152) near text "'h";  expecting ";"

对于.v文件内部定义的参数parameter 在引用的时候要带`号；

例如：

定义的parameter如下

parameter asize=23; //总地址宽度；
parameter dsize=16; //数据宽度为16位；
parameter sc_cl=3;  //指令后延时为3clk；
parameter sc_rcd=3;  //从SDRAM中读取数据的延迟；

在引用的时候，

assign mdatain=wr_mask ? mdatain1 : dsize 'hzzzz; //用于扩充时，选择正确的数据写入SDRAM；
assign dq=oe ? mdatain : dsize'hzzzz;  //为避免数据冲突，控制双向数据引脚；

会报错如下：

修改为带`以后如下：