verilog中define宏定义的用法——定义参数、条件编译
verilog代码中宏定义的用法一、定义参数在日常的代码编写过程中,我们常常会遇到需要定义很多参数的时候,我们有时候用parameter 或 localparam 来定义,这里同样可以利用宏定义来实现参数的定义。比如说 在tb文件中要实现时钟,我们就可以用到define来实现不同时钟周期代码的复用。`define clk_period=20always #(`clk_period/2)clk=~c
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verilog代码中宏定义的用法
一、定义参数
在日常的代码编写过程中,我们常常会遇到需要定义很多参数的时候,我们有时候用parameter 或 localparam 来定义,这里同样可以利用宏定义来实现参数的定义。
比如说 在tb文件中要实现时钟,我们就可以用到define来实现不同时钟周期代码的复用。
`define clk_period 20
always #(`clk_period/2)clk=~clk;
需要特别注意的是`define语句后面是
不加分号的!!不加分号的!!不加分号的!!
这是一个刚开始使用宏的新手很容易踩得坑
二、ifdef 条件编译
宏不仅仅可以用来定义参数,还可以实现条件编译。
`ifdef 之后的宏 如果被定义过那么执行ifdef后面的宏,
否则执行 `else后面的定义的宏
最后还必须加上`endif
注意!!! `else块可以没有,
但是 `endif一定要加上!!!
`define A
//条件编译
'ifdef A
module one
...
endmodule
'else
module two
...
endmodule
'endif
上面的代码定义的A所以编译的是module one
如果像下面的代码这样没有define A 那么编译的时候,编译的就是module two了。
//条件编译
'ifdef A
module one
...
endmodule
'else
module two
...
endmodule
'endif
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