Latch up概念

CMOS电路中，存在寄生的三极管PNPN,它们相互影响在VDD与GND间产生一低阻通路，形成大电流，烧坏芯片这就是闩锁效应
随着IC特征尺寸越来越小，集成度越来越高，闩锁效应发生的可能性越来越高；

Latch up形成机制

在CMOS工艺中制作的N管和P管间会存在寄生的BJT（PNPN）；如下（以N井CMOS工艺制作的反相器为例），N管和P管间存在一个纵向的PNP，和一个横向的NPN；对于纵向的PNP：P管的源漏构成其双发射区，N#作为其基区，Psub作为其集电区，显然这是一个典型的PNP三极管，正向放大导通时有100左右的增益；对于横向的NPN：N管的源漏构成其双发射区，Psub构成其基区，N#构成其集电区，正向放大导通时有10左右的增益；
此外，Nwell到VCC存在等效的阱电阻Rwell，P衬底到GND存在等效的衬底电阻Rsub；那么将他们抽取出来得到右边的等效电路结构（称为SCR-可控硅结构）

正常工作情况下，三极管是截止的；不会发生Latch up；
当受到外界来自电源，I/O，ESD静电泄放的干扰时，使得其中一个三极管导通后，将反馈到另一个三极管也导通，由于这两个三极管的输入输出是彼此首尾相接，因此形成一个不断循环放大的环路，电流在这个结构里面不断放大，最终超过芯片承受范围，使得芯片被烧坏；

Latch up发生的条件：

1. 环路增益大于1（βnpn*βpnp）
2. 两个BJT均导通
3. 电源提供的最大电流大于PNPN导通所需的维持电流IH

Latch up触发原因：

1.VDD变化导致Nwell和Psub间寄生电容产生足够电流，进而触发Latch up
2. 当I/O信号变换超过VDD-GND范围，会有较大电流产生，也会触发Latch up
3. ESD静电泄放时，会从保护电路中引入载流子到阱和衬底中，也会触发Latch up
4. 负载过大，VDD或GND突变时也可能会触发Latch up
5. 阱侧面漏电流过大，也会触发Latch up

Latch up的预防：

工艺制造时：

1. 采用重掺杂的衬底（降低Rsub，减小放大环路增益）
2. 采用轻掺杂的外延层（阻止侧向漏电流从纵向PNP到低阻衬底的通路）
3. 使用绝缘隔离槽（SOI绝缘体上硅工艺可彻底消除闩锁效应）

版图设计时：

1. 多打接触孔，接触孔尽量靠近active有源区（降低Rwell，Rsub）
2. 使用Guard ring(一方面降低Rwell，Rsub，一方面阻止载流子到达BJT基极)
3. NMOS靠近GND，PMOS靠近VDD并保持足够距离，降低SCR触发的可能；