1.使用原理图进行顶层设计

1).首先设计好两个模块文件，在导航窗口Files下显示了已经设计好的文件

2).分别选中每个文件，右键创建为元件

3).创建块设计文件

4).空白处右键insert或者单击箭头所指图标，也可以直接在空白处双击左键，调出元件库。自己创建的元件默认在project下显示。选中元件，确定。


5).光标放在引脚末端会自动变为连线模式，按住左键拖动到下一个连接点松开，完成连线，在箭头位置添加输入输出引脚

6).保存后，在导航窗口Files下找到刚设计好的原理图，右键设置为顶层文件，编译。此时导航窗口自顶向下自动归类。

到这里就利用原理图方式完成了多模块的设计。

2.编写代码例化每个模块进行顶层设计

新建Verilog文件，例化各个子模块，实现各个模块内部的连接。保存并设置为顶层，编译。在这里我直接将原理图设计生成为HDL文件供大家查看。打开设计好的原理图文件，按如下方式生成HDL文件。

可以看到自动生成的文件其实和自己写的是一摸一样的，因为就是等价的操作。

生成的文件和在原理图文件目录下，在导航窗Files下右键添加文件，找到生成的文件，add到目录下。右键设置为顶层文件。这里要注意，因为我是将原理图生成的HDL，所以文件名是相同的，需要将原来的原理图先从工程目录下remove，只保留.v顶层文件。否则会因为有重名文件报错。

编译成功后导航窗如下

3.总结

两种方法要根据项目设计规模灵活使用，本质上是一样的。