引言在现代电子系统中，到处都可以看到数字信号处理（ DSP ）的应用，从MP3播放器、数码相机到手机。DSP设计人员的工具箱的支柱之一是有限脉冲响应（ FIR ）滤波器。FIR滤波器越长（有大量的抽头），滤波器的响应越好。然而这里有折衷的情况，由于大量的抽头增加了对逻辑的需求、增加了计算的复杂性，增加了功耗，以及可能引起饱和/溢出。多相技术可以用于实现滤波器，拥有与传统FIR滤波器可比的结...

DDS信号发生器采用直接数字频率合成（Direct Digital Synthesis，简称DDS）技术，把信号发生器的频率稳定度、准确度提高到与基准频率相同的水平，并且可以在很宽的频率范围内进行精细的频率调节。采用这种方法设计的信号源可工作于调制状态，可对输出电平进行调节，也可输出各种波形。　　DDS原理　　在介绍DDS信号发生器原理之前我们先了解一下DDS原理。　　若...

在使用quartus ii进行FPGA开发时，遇到如下警告信息：Critical Warning: Synopsys Design Constraints File file notfound: 'CMTT.sdc'. A Synopsys Design Constraints File is requiredby the TimeQuest Timing Analyzer to get ...

FPGA的管脚主要包括：用户I/O（User I/O）、配置管脚、电源、时钟及特殊应用管脚等。其中有些管脚可有多种用途，所以在设计FPGA电路之前，需要认真的阅读相应FPGA的芯片手册。下面以ALTEra公司的Cyclone系列FPGA为例，介绍FPGA的各种功能管脚。（1）用户I/O。I/Onum（LVDSnumn）：可用作输入或输出，或者双向口，同时可作为LVDS差分对的负端...

一，74HC245与74HCT245245是比较常见的总线收发器，具有转换速度快、驱动能力强且价格便宜等优点，广泛应用于各个设计中。首先，有几个概念需要搞清楚：1) 输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。2) 输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电...

赛灵思FPGA开发圈今天Xilinx的FPGA有多种配置接口，如SPI，BPI，SeletMAP，Serial，JTAG等；如果从时钟发送者的角度分，还可以分为主动Master（即由FPGA自己发送配置时钟信号CCLK）和被动Slave（即由外部器件提供配置所需要的时钟信号）；另外还可由板上稳定晶振提供时钟信号，经由FPGA的EMCCLK接口，再从CCLK端口送出。如此多的...

在进行功能仿真时，经常需要使用外部的数据作为输入，而数据经常存放在.txt，.dat等文本文件中；本文介绍一种从.txt中读取有符号十进制数的方式和写入有符号数到.txt文件的方式：代码如下：一、从.TXT中读取有符号十进制数：reg signed [8:0] dataa1[1:784];reg signed [8:0] datab[1:36];reg signed [8:0...

转载地址：https://www.cnblogs.com/dxs959229640/p/8144656.html作者：星雨夜澈出处：http://www.cnblogs.com/dxs959229640/数字IC设计中我们经常会遇到这种场景，工作在不同时钟域的两个模块，它们之间需要进行数据传递，为了避免数据丢失，我们会使用到FIFO。当读数据的速率小于写数据的速率时，我们就不得不将那些还没有被读走

本来写了一篇关于高速收发器的初步调试方案的介绍，给出一些遇到问题时初步的调试建议。但是发现其中涉及到很多概念。逐一解释会导致文章过于冗长。所以单独写一篇基本概念的介绍，基于Xilinx 7系列的GTX。需要说明，文本只是初步介绍基本概念，会尽量使用通俗浅显的描述而避免使用专业词汇，也只会描述一些基本的、常用的内容，不能保证全面型。所以从专业角度看，可能部分用词和原厂文档有出入，同时覆盖面...

个人理解：uart、IIC、SPI都是一种具有协议特征的收发器、接口、总线，它规定数据按照什么的时序传输，rs232,、rs485是传输时候的电平标准，规定了按照上述协议传输的高电平与低电平的电压都应该是多少；uart还是一种硬件，是个收发器，发送和接收，是个设备，是完成特定功能的硬件，它本身并不是协议，它本身是硬件设备，但它具有协议特征，意思是运用uart收发器进行数据的收发必须按照ua...