对于一个完整的FPGA设计，既要有时序约束，也要有物理约束（例如：管脚分配与管脚电平设置）。Xilinx建议将这两类约束分开写在不同的约束文件中。此外，考虑到某些设计中可能会用到手工布局，从而会有相应的Floorplan约束（对应Pblock，可理解为面积约束）。同时，在大多数情形下都需要对FPGA设计进行调试，这样就会用到ILA，同时需要对相应的net设置MARK_DEBUG属性，这可理解为第三