本系列的2-7篇分别介绍了FIR和IIR滤波器的FPGA实现。除了数字滤波器外，快速傅里叶变换（FFT）也是DSP系统常用的运算单元，用于对信号进行频域分析。FFT算法的实现很复杂，但Altera和Xilinx都提供了可快速上手使用的IP核。本文将先介绍如何使用Quartus的FFT IP核进行频谱分析。IP核概述由于版本的关系，Quartus提供的IP核有两种，老版本集成在“Mega...

本系列的2-7篇分别介绍了FIR和IIR滤波器的FPGA实现。除了数字滤波器外，快速傅里叶变换（FFT）也是DSP系统常用的运算单元，用于对信号进行频域分析。FFT算法的实现很复杂，但Altera和Xilinx都提供了可快速上手使用的IP核。本文将先介绍如何使用Quartus的FFT IP核进行频谱分析。IP核概述由于版本的关系，Quartus提供的IP核有两种，老版本集成在“Mega...

该篇是FPGA数字信号处理的第9篇，选题为DSP系统中极其常用的FFT运算。上篇介绍了Quartus环境下FFT IP核的使用“FPGA数字信号处理（八）Quartus FFT IP核实现https://blog.csdn.net/fpgadesigner/article/details/80690345 ”。本文将介绍在Vivado开发环境下使用Xilinx提供的FFT IP核进行FFT运算的设

加扰与解扰设计数字通信系统时，必须考虑发送信息的信号特征，这些特征会影响到设计性能。总的来说，发送的信息应注意：（1）.避免出现长串的0或1，否则对于从0、1交换点处提取位同步信息的系统，容易错判导致失去同步；（2）.避免传输信号具有周期性，否则在多路传输的通信系统中容易造成串扰。信道编码中的加扰器和解扰器便是完成上述功能，将发送信号处理成没有长传的0或1，并且数字信号最小周期足够长。对信...

对于小型设计来说，最好的测试方式便是使用TestBench和HDL仿真器来验证其正确性。一般TestBench需要包含这些部分：实例化待测试设计、使用测试向量激励设计、将结果输出到终端或波形窗口便于可视化观察、比较实际结果和预期结果。下面是一个标准的HDL验证流程：TestBench可以用VHDL或Verilog、SystemVerilog编写，本文以Verilog HDL为例。FPGA...

上一篇介绍了数字通信系统中ASK解调技术的FPGA实现。在ASK解调系统中，需要对低通滤波器提取出的基带包络信号做判决输出，本文将介绍其中涉及到的判决门限问题，以及在FPGA中的实现方法。判决门限由上一篇可知，LPF输出的基带包络信号包含有直流分量。2ASK信号只有2种电平状态，因此只需要将基带波形的直流分量作为判决门限即可。4ASK信号有4种电平状态：最大幅度的0、1/3、2/3...

卷积编码与译码信号在信道间传输主要会受到三个方面的影响：信道本身对信号产生衰落，这是由于信道本身的频率响应特性就不理想，对信号造成破坏；信道中的各种噪声，叠加在信号上改变了信号的幅度、相位、频率，造成解调错误；多径效应，信号在传输过程中的反射、折射、沿不同路径传播造成的叠加效应。通常会采用信道编码，在发送端插入一些冗余码元，接收端利用这些冗余码元检测并纠正信号在传输过程中产生的错误。...

本系列的10~13篇介绍了数字通信中ASK调制解调技术的实现。本文将介绍数字通信系统中FSK调制技术的FPGA实现，后面的文章将介绍FSK解调。FSK调制FSK是利用载波的频率表示基带信息，比如在2FSK系统中，采用单频信号f1表示信息0、单频信号f2表示信息1。根据码元转换时载波的相位是否连续，分为非连续相位FSK和连续相位FSK，如下图所示：第三幅图为连续相位FSK调制，...

有些时候，根据设计需求可能会想要修改IP核生成的源文件（只能修改未加密文件），包括HDL文件和XDC约束文件。 这种修改不能直接修改源文件，因为在后续设计流程中，IP可能会复位或重新生成，导致修改操作被复原。本文将介绍编辑与改写IP核源文件的方法，不过仍然需要注意两点：某些IP核包含其它的层次化子IP核，这类IP核源文件不可修改；IP核的Core Cotainer特性必须被禁用。...

XCI与XCIX文件通常，在生成Vivado IP核时，在工程目录的.srcs/sources_1/ip路径下会生成对应IP核的文件夹，该文件夹中包含了所有与该IP核相关的文件。最主要的一个文件是XCI文件，该文件包含了用户配置的相关信息。XCI文件能够以源文件的形式直接添加到Vivado工程中，即相当于添加了一个已经配置好的IP核。此外，Vivado还提供了Core Container特...