该篇是FPGA数字信号处理的第18篇，题接上篇，本文详细介绍使用Quartus自带的CIC IP核进行设计的方法。下一篇会介绍使用Vivado的IP核设计CIC的方法。IP核概述由于版本的关系，Quartus提供的IP核有两种，一种是集成在“MegaWizard Plug-In Manager”中；一种集成在“IP Catalog”和qsys中。两种Quartus版本下的IP核，从...

使用波形配置文件Vivado Simulator允许用户自定义波形显示方式，当前的显示状态称作波形配置。波形配置可以保存为WCFG文件，供以后使用。一个波形配置对应一个Wave窗口，没有保存的波形配置显示为untitled。打开仿真后，File菜单中有与波形配置相关的指令：这些控制功能依次是：New Waveform Configuration：创建一个新的波形配置，Vivado...

在数字信号处理系统中经常需要计算arctan函数，比如在解调系统中由DDC得到复基带信号q和i支路计算arctan(q/i)即可得到基带信号的相位。在FPGA设计中可以使用CORDIC算法来实现arctan。本文将介绍在Vivado开发环境下如何使用Xilinx提供的Cordic(6.0) IP核计算arctan。该IP核还可以实现其它CORDIC算法可实现的功能，将在后面的文章中介绍。...

XCI与XCIX文件通常，在生成Vivado IP核时，在工程目录的.srcs/sources_1/ip路径下会生成对应IP核的文件夹，该文件夹中包含了所有与该IP核相关的文件。最主要的一个文件是XCI文件，该文件包含了用户配置的相关信息。XCI文件能够以源文件的形式直接添加到Vivado工程中，即相当于添加了一个已经配置好的IP核。此外，Vivado还提供了Core Container特...

该篇是FPGA数字信号处理的第二篇，选题为DSP系统中极其常用的FIR滤波器。本文将简单介绍FIR滤波器的原理，详细介绍使用Verilog HDL设计并行FIR滤波器的流程和方法。接下来几篇会介绍串行结构FIR的Verilog设计、使用Quartus和Vivado的IP核设计FIR的方法。数字滤波器数字滤波器从实现结构上划分，有FIR和IIR两种。FIR的特点是：线性相位、消耗资源多...

本系列的2-7篇分别介绍了FIR和IIR滤波器的FPGA实现。除了数字滤波器外，快速傅里叶变换（FFT）也是DSP系统常用的运算单元，用于对信号进行频域分析。FFT算法的实现很复杂，但Altera和Xilinx都提供了可快速上手使用的IP核。本文将先介绍如何使用Quartus的FFT IP核进行频谱分析。IP核概述由于版本的关系，Quartus提供的IP核有两种，老版本集成在“Mega...

该篇是FPGA数字信号处理的第9篇，选题为DSP系统中极其常用的FFT运算。上篇介绍了Quartus环境下FFT IP核的使用“FPGA数字信号处理（八）Quartus FFT IP核实现https://blog.csdn.net/fpgadesigner/article/details/80690345 ”。本文将介绍在Vivado开发环境下使用Xilinx提供的FFT IP核进行FFT运算的设

加扰与解扰设计数字通信系统时，必须考虑发送信息的信号特征，这些特征会影响到设计性能。总的来说，发送的信息应注意：（1）.避免出现长串的0或1，否则对于从0、1交换点处提取位同步信息的系统，容易错判导致失去同步；（2）.避免传输信号具有周期性，否则在多路传输的通信系统中容易造成串扰。信道编码中的加扰器和解扰器便是完成上述功能，将发送信号处理成没有长传的0或1，并且数字信号最小周期足够长。对信...

对于小型设计来说，最好的测试方式便是使用TestBench和HDL仿真器来验证其正确性。一般TestBench需要包含这些部分：实例化待测试设计、使用测试向量激励设计、将结果输出到终端或波形窗口便于可视化观察、比较实际结果和预期结果。下面是一个标准的HDL验证流程：TestBench可以用VHDL或Verilog、SystemVerilog编写，本文以Verilog HDL为例。FPGA...

上一篇介绍了数字通信系统中ASK解调技术的FPGA实现。在ASK解调系统中，需要对低通滤波器提取出的基带包络信号做判决输出，本文将介绍其中涉及到的判决门限问题，以及在FPGA中的实现方法。判决门限由上一篇可知，LPF输出的基带包络信号包含有直流分量。2ASK信号只有2种电平状态，因此只需要将基带波形的直流分量作为判决门限即可。4ASK信号有4种电平状态：最大幅度的0、1/3、2/3...