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[SystemVerilog] MIPS架构下的五级流水线CPU设计

众所周知,MIPS体系的五级流水线CPU分为五个阶段:取指(IF)、译码(ID)、执行(EX)、存储器(MEM)、写回(WB)。可以发现节点数比较多,为了减少出错(对自己静态调试能力较为自信.jpg),那么程序的框架就显得比较重要了。我采用了按阶段划分的方式,每个阶段一个模块,然后ALU、内存、寄存器文件又单列出来,最后在顶层处理模块间的连线,同时完成冲突模块的设计。

西安游记

真·游记。人在高铁上,痛定思痛,来年再战。赛前:不像昆明一样卡三题就行。(???)十六号下午四点半来到西安,摆脱了长沙的阴冷潮湿。第一天晚上住在西安钟楼下面的一家酒店,面朝小吃街,毗邻商业街,人声鼎沸,落地窗根本挡不住。晚上去了烂怂大雁塔,真没啥好看的,而且还进不去。又去大唐不夜城转了一圈,十点多就回酒店洗洗睡了。第二天一早起来吃了碗臊子面,就坐了一个半小时的车去西工大。热身赛发放一血气球十分尴尬

到底了