1. 项目概述：为什么需要深入理解C6421 DSP的架构？

在嵌入式信号处理的世界里，选型往往决定了项目的成败。当你面对一个需要实时处理海量数据流的项目，比如多通道音频编解码、工业视觉检测或者通信基带处理时，一颗强大的数字信号处理器（DSP）就是你的“发动机”。TMS320C6421这颗芯片，我在十多年前第一次接触时，它正被大量用于视频会议系统和多路语音网关。当时给我的震撼是，在同样的功耗和面积下，它的定点处理能力能把一些通用处理器（MPU）甩开几条街。这并不是说它万能，而是它在自己擅长的领域——确定性的、计算密集型的定点运算上，做到了极致。

简单来说，TMS320C6421是德州仪器（TI）C6000平台下的一颗高性能定点DSP。它的核心卖点非常明确： 在700MHz的主频下，能提供高达5600 MIPS（每秒百万条指令）的运算能力，以及最高5600 MMACS（每秒百万次乘加运算）的吞吐量 。这个性能指标在今天看来或许不算顶尖，但在其诞生的年代，结合其丰富的外设和成熟的生态，为许多实时性要求苛刻的系统提供了可靠的“算力基石”。它的设计哲学很清晰：通过增强的超长指令字（VelociTI.2 VLIW）架构，让单个时钟周期能执行更多操作；通过高效的多级缓存和EDMA（增强型直接内存访问）控制器，确保数据能“喂饱”这个强大的计算核心，而不是让CPU在等待数据上浪费时间。

如果你正在评估或使用这颗芯片，那么你很可能在开发通信设备（如网关、基站射频单元）、高端音频处理设备（如调音台、效果器）、或者工业自动化中的高速控制器。理解它的架构，不仅仅是读懂数据手册上的参数，更是为了在编程时能“压榨”出每一分性能，在系统设计时避免瓶颈，以及在调试时能快速定位那些由内存访问、缓存一致性或外设冲突引发的诡异问题。接下来，我将结合多年的实战经验，为你层层拆解C6421的核心架构、关键外设和那些数据手册上不会写的设计“坑”与“技巧”。

2. C6421核心架构与VelociTI.2 VLIW引擎深度解析

2.1 VelociTI.2 VLIW架构：并行艺术的巅峰

C6421的核心是C64x+ DSP内核，这是VelociTI VLIW架构的第三代增强版（VelociTI.2）。VLIW（超长指令字）的理念与我们现在常见的多核CPU不同，它是在 单个核心内，通过编译器在编译时静态调度指令级并行（ILP） ，而不是依赖硬件在运行时动态发现并行性。

你可以把它想象成一个高度组织化的工厂流水线。这个流水线有 8个独立的功能单元 ，分为两大类：

1. 算术逻辑单元（ALU） ：共6个（.L1, .L2, .S1, .S2, .M1, .M2 中的部分）。每个32位ALU在一个周期内可以完成：
   • 一次32位算术/逻辑运算。
   • 两次16位算术/逻辑运算（SIMD，单指令多数据）。
   • 四次8位算术/逻辑运算（更细粒度的SIMD）。这在图像像素处理、音频采样处理中极其高效。
2. 乘法单元（.M） ：共2个。每个乘法单元在一个周期内可以完成：
   • 一次32x32位乘法（产生64位结果）。
   • 两次16x16位乘法（产生32位结果）。
   • 四次8x8位乘法（产生16位结果）。

最关键的是，这8个单元可以 在同一时钟周期内同时工作 。编译器会将一个复杂的操作（例如一个FIR滤波器的循环体）拆分成多条可以并行执行的微指令，打包成一条很长的“指令包”发给CPU。C64x+的指令包长度是256位，最多可以包含8条32位的指令。这就是其高达5600 MIPS的理论基础：700MHz * 8条/周期 = 5600 MIPS。

实操心得：编译器优化是关键 使用C6421，绝不能像写单片机C代码那样随意。必须充分信任并利用TI的CCS（Code Composer Studio）编译器及其优化选项。编写代码时要有“并行思维”，尽量使用编译器能识别的内联函数（intrinsics），如 _dotp2 , _mpy 等，来明确表达并行操作。对于最核心的循环，经常需要手写线性汇编（linear assembly）来指导编译器进行流水线排布，这是榨干VLIW性能的必经之路。我见过太多项目，只是简单地把C代码移植过来，性能只有理论值的10%-20%，问题就出在没有针对架构进行优化。

2.2 内存子系统：两级缓存与灵活配置的艺术

再强大的CPU，如果数据供应不上，也是英雄无用武之地。C6421的内存架构是其高性能的另一个支柱，理解它对于优化程序至关重要。

2.2.1 L1P、L1D与L2的职责划分

C6421采用经典的两级缓存结构，但它的灵活性远超普通CPU缓存。

• L1P（一级程序缓存/内存） ：容量为16KB。它可以被配置为 纯缓存 或 映射内存（SRAM） 。作为缓存时，它是直接映射（Direct Mapped）的。作为SRAM时，CPU可以像访问普通内存一样直接、确定性地访问它，零等待周期。 通常，我们会将最关键、要求绝对确定性的中断服务程序（ISR）或时间紧迫的小段代码锁在L1P SRAM中 ，以避免缓存缺失（cache miss）带来的不可预测延迟。
• L1D（一级数据缓存/内存） ：容量为48KB。它被划分为两个区域：
  • L1D Region 0 (16KB) ：固定为映射内存（SRAM），不可配置为缓存。这是存放关键数据（如实时数据缓冲区、通信状态字）的宝地。
  • L1D Region 1 (32KB) ：可配置为2路组相联缓存或映射内存。
• L2（二级统一缓存/内存） ：容量为64KB。它被所有主设备（CPU, EDMA等）共享，可以整体或部分配置为缓存、映射内存或两者混合。上电后默认全部为映射内存。

2.2.2 缓存配置策略与实战

配置是通过 L1PCFG 和 L1DCFG 寄存器完成的。例如，将L1D Region 1配置为32KB缓存的代码片段如下：

#include <c6x.h> // 包含CSL库头文件

void CacheConfig(void) {
    // 假设我们要将L1D Region 1配置为32KB缓存（模式5/6/7均可）
    // L1DCFG寄存器地址为0x0184 0040
    volatile unsigned int *L1DCFG = (volatile unsigned int *)0x01840040;
    unsigned int cfg_value;

    cfg_value = *L1DCFG; // 读取当前值
    cfg_value &= ~0x7;   // 清零低3位（L1DMODE字段）
    cfg_value |= 0x5;    // 设置为101b，即32KB缓存模式
    *L1DCFG = cfg_value; // 写回配置

    // **重要：根据芯片勘误（SPRZ252），配置缓存后必须执行一段初始化序列**
    // 这通常涉及对即将用作缓存的内存区域进行“预热”访问，以确保缓存标签RAM处于正确状态。
    // 具体操作请务必参考最新版的数据手册和勘误表。
}

内存映射（Memory Map） 是另一个核心概念。C6421有统一的4GB地址空间。例如：

• 0x0080 0000 - 0x0080 FFFF ：这段地址默认映射到L2 SRAM。你的程序变量、堆栈可以放在这里。
• 0x00E0 C000 - 0x00E0 FFFF ：这段地址映射到L1P SRAM。
• 0x8000 0000 - 0x8FFF FFFF ：这段256MB空间映射到外部DDR2内存控制器。

避坑指南：缓存一致性与EDMA 这是C6421开发中最常见的“坑”之一。当CPU和EDMA（一个独立的数据搬运工）共同访问同一块内存区域时，如果该区域被配置为缓存，就会产生一致性问题。例如，CPU在L1D缓存中修改了数据，但未写回L2或DDR（因为缓存行是“脏”的），此时EDMA直接从DDR里读取数据，读到的就是旧值。反之亦然。 解决方案 ：

1. 使用非缓存（Non-Cacheable）内存 ：通过设置内存属性寄存器（MAR），将EDMA和CPU共享的数据缓冲区所在的内存区域标记为非缓存。这样所有访问都直接穿透到内存，牺牲速度换取简单性。
2. 主动维护缓存一致性 ：在EDMA传输开始前，如果CPU写了数据，需要调用 CACHE_wbInvL2 或 CACHE_wbInvL1d 等CSL函数，将缓存中“脏”的数据写回内存并失效化缓存行。在EDMA传输完成后，如果CPU要读取DMA搬来的数据，需要调用 CACHE_invL2 等函数失效化对应的缓存行，迫使CPU从内存重新加载新数据。 务必在项目初期就规划好数据流和缓存策略。

2.3 EDMA3控制器：数据搬运的“隐形引擎”

如果说CPU是工厂里干精密加工的老师傅，那EDMA3就是负责原材料和成品运输的自动化物流系统。它有 64个独立通道和8个QDMA（快速DMA）通道 ，可以在完全不占用CPU资源的情况下，在外设、内部存储和外部存储之间搬运数据。

它的强大之处在于其复杂的传输控制能力：

• 链式传输（Chaining） ：一个传输完成可以自动触发另一个传输，非常适合处理链表描述的数据块。
• 乒乓缓冲（Ping-Pong Buffering） ：这是实时流处理的核心模式。EDMA可以配置两套参数集（PaRAM Set），在两组缓冲区之间自动切换。当CPU在处理A缓冲区的数据时，EDMA正在将新数据填入B缓冲区，反之亦然，实现无缝数据流。
• 与事件同步 ：每个通道可以与一个硬件事件（如McBSP接收寄存器满、定时器溢出）绑定，实现数据到来即搬运。

一个典型的McASP音频接收EDMA配置伪代码如下：

// 1. 配置McASP，使其每接收到一个音频采样（例如32位）就产生一个接收事件（REVT）
// 2. 配置EDMA通道
EDMA_Config myDmaConfig = {
    .channelId = EDMA_CHANNEL_0, // 使用通道0
    .eventQueueId = EDMA_EVENT_QUEUE_0,
    .paramSetId = EDMA_PARAM_SET_0, // 参数集0用于Ping缓冲区
    .triggerType = EDMA_TRIGGER_EVENT, // 由事件触发
    .triggerEvent = EDMA_EVENT_MCASP0_REVT, // 绑定到McASP0接收事件
    .transferCompletionCallback = myCallbackFunc // 传输完成中断回调
};
// 3. 设置传输参数：从McASP数据接收寄存器（固定地址）到内存缓冲区A
// 4. 启动EDMA
// 5. 在回调函数中，切换参数集到指向缓冲区B，并重新提交传输，实现乒乓操作。

3. 关键外设接口与应用场景实战

3.1 多通道缓冲串行端口（McBSP）与音频串行端口（McASP）

这是C6421在音频和电信领域大放异彩的关键。很多人容易混淆两者，其实定位不同。

3.1.1 McBSP：灵活的数字音频与电信接口 McBSP是一个高度可配置的同步串行接口。它的核心特点是“缓冲”，内部有可配置深度的发送和接收缓冲区，结合EDMA，可以轻松处理连续的数据流。

• 支持标准 ：I2S, TDM, AC97, SPI，以及电信领域的ST-Bus, H.100等。 TDM（时分复用）模式尤其重要 ，它允许在一条数据线上分时传输多达128个通道的数据，是数字电话交换机、会议系统的基石。
• 关键配置寄存器 ： SPCR （串口控制寄存器）、 RCR / XCR （收/发控制寄存器）、 SRGR （采样率发生寄存器）。配置时序（时钟极性、相位、帧同步）需要仔细计算。
• 实战场景 ：连接外部音频编解码器（如TLV320AIC3101），实现多路音频采集与播放。通常配置为I2S模式，主模式（由McBSP提供位时钟和帧同步时钟）。

3.1.2 McASP：为专业音频而生 McASP可以看作是McBSP的“音频特化版”和“增强版”。它更专注于高质量、多通道的音频传输。

• 核心优势 ：
  • 独立的发送和接收模块 ，每个模块可以有多个串行器（Serializer），C6421的McASP0有4个串行器，这意味着它可以同时处理多达4组独立的音频数据流（例如，2进2出）。
  • 支持 S/PDIF（DIT模式） 数字音频传输协议，可以直接连接功放或数字音频接口。
  • 数据格式更灵活，支持从8位到32位，以及各种对齐方式。
• 实战场景 ：高端音频调音台、车载娱乐系统、广播设备。例如，用一个McASP接口，配置两个串行器用于接收24位/96kHz的立体声音频，另外两个串行器用于发送处理后的音频，并通过EDMA与核心处理算法交互。

注意事项：时钟与同步 无论是McBSP还是McASP，时钟配置都是最容易出错的地方。需要根据外部编解码器的要求，精确计算内部采样率发生器（SRGR）的分频系数，以产生正确的位时钟（BCLK）和帧同步（FS）信号。务必用示波器测量这些时钟信号的频率和相位关系，确保与外部器件匹配。一个常见的错误是帧同步信号的长度或极性不对，导致数据错位。

3.2 外部存储器接口：DDR2与异步EMIFA

C6421提供了两个外部内存接口，以满足不同速度和成本的需求。

3.2.1 DDR2内存控制器

• 规格 ：16位数据总线，最高支持DDR2-400（200MHz时钟，400Mbps数据速率），地址空间高达128MB。
• 重要性 ：这是系统的主要“内存仓库”，用于存放大量的程序代码、数据和缓冲区。其性能直接影响到整个系统的吞吐量。
• 配置要点 ：DDR2初始化序列非常复杂，涉及上电、时钟稳定、模式寄存器设置（MRS）等一系列严格按照JEDEC标准进行的操作。 强烈建议使用TI提供的CSL（Chip Support Library）或平台级SDK中的DDR初始化代码 ，不要自己从头写。你需要根据具体使用的DDR2芯片型号，修改配置结构体中的时序参数，如 tRAS , tRCD , tRP , tRFC 等。这些参数在DDR2芯片的数据手册中可以找到。

3.2.2 异步EMIFA

• 规格 ：8位数据总线，支持NOR Flash、NAND Flash、SRAM、FPGA等异步器件。
• 主要用途 ：
  1. 启动设备 ：通常将NOR Flash连接到EMIFA的CS2空间（基地址0x42000000），将启动代码存放在其中。C6421的ROM Bootloader可以从这里加载用户程序。
  2. 存储大容量非易失性数据 ：使用NAND Flash。
  3. 连接低速外设或FPGA进行配置 。
• 配置要点 ：需要为每个片选（CS）空间配置建立（Setup）、选通（Strobe）、保持（Hold）时间参数，以匹配外设的读写时序。这些参数在EMIFA的配置寄存器中设置。

3.3 通信与网络接口：EMAC、UART、I2C与HPI

3.3.1 以太网MAC（EMAC） C6421集成了一个10/100 Mbps的以太网MAC控制器，符合IEEE 802.3标准，支持MII和RMII物理层接口。这意味着你需要外接一个PHY芯片（如DP83848）来完成物理层编码和网络变压器的驱动。

• 开发要点 ：TI通常会提供NDK（Network Developer‘s Kit）或lwIP等TCP/IP协议栈支持。集成过程涉及驱动层（EMAC+PHY）、协议栈和应用程序的适配。 重点调试PHY的MDIO管理接口和MII/RMII的数据时序 。

3.3.2 主机端口接口（HPI） HPI是一个16位的并行接口，允许外部主机处理器（如ARM、FPGA）直接访问DSP的整个内存空间。主机就像访问自己的内存一样读写DSP内存，非常适合主从式异构系统。

• 工作模式 ：HPI有两种访问模式——复用地址/数据模式和非复用模式。C6421的HPI引脚与GPIO等复用，需要通过PINMUX正确配置。
• 实战技巧 ：为了高效通信，通常会在DSP内存中开辟一块“邮箱”区域（Mailbox），主从机通过读写这块区域中的特定标志位和数据进行通信，避免频繁中断。

3.3.3 其他接口

• UART ：标准的串行调试和配置接口。注意其支持RTS/CTS硬件流控，在高速或不稳定环境下很有用。
• I2C ：用于连接各类传感器、EEPROM等低速外设。注意总线的上拉电阻配置和时序。

4. 系统设计与启动流程全解析

4.1 电源、时钟与复位设计

4.1.1 电源树 C6421需要多路电源：

• CVDD ：核心电压，根据器件后缀不同，为1.2V或1.05V（低功耗版本）。这是最敏感的电源，纹波要小。
• DVDD33 ：3.3V I/O电源，用于大部分外设引脚。
• DVDDR2 ：1.8V I/O电源，专供DDR2内存接口引脚。
• PLLPWR18 ：1.8V，为内部PLL模拟电路供电，需要特别干净。
• MXVDD ：PLL数字电源。

硬件设计警示 ：必须严格按照数据手册推荐的电源上电/下电时序操作。通常要求核心电压（CVDD）先于或与I/O电压（DVDD33）同时上电，且I/O电压不能超过核心电压0.4V以上，否则可能损坏芯片。建议使用TI推荐的电源管理芯片（如TPS系列），它们内置了正确的时序控制。

4.1.2 时钟系统 C6421有两个PLL控制器（PLLC1和PLLC2），可以产生CPU、外设和DDR2所需的各种时钟。

• 输入时钟 ：由 MXI/CLKIN 引脚输入，典型为20-30MHz的晶振或时钟源。
• PLL配置 ：通过设置倍频（MULT）和分频（POSTDIV）系数，可以生成高达700MHz的CPU时钟（PLLOUT）和相应的外设时钟（SYSCLK1/2/3/4/5/6/7）。 配置PLL需要在锁定时间内完成特定序列 ，建议直接使用CSL库函数。

4.1.3 复位与启动配置 RESET 引脚是系统总复位。 POR （上电复位）信号在内部监控电源，确保在电源稳定前芯片保持复位状态。 启动模式由 BOOTMODE[3:0] 引脚在上电复位时的电平决定。C6421支持从多种设备启动：

• EMIFA NOR Flash启动 ：最常见的方式。Bootloader从EMIFA CS2空间读取用户程序镜像。
• HPI启动 ：等待主机通过HPI接口加载程序。
• UART启动 ：通过串口下载程序（用于调试）。
• 以太网启动 ：通过EMAC和TFTP协议下载。

4.2 引脚复用（Pin Mux）配置策略

C6421有高达111个GPIO引脚，但它们几乎全部与外设功能复用。如何分配这些宝贵的引脚资源，是硬件设计和底层软件驱动开发的第一步。 配置是通过系统模块中的 PINMUX 寄存器完成的。 必须在初始化外设之前，完成引脚功能的配置 。

一个典型的配置流程如下：

1. 硬件原理图设计阶段 ：根据产品功能需求，列出所有需要的外设（如UART0用于调试，McBSP0连接音频编解码器，EMAC连接网络，部分GPIO用于LED和按键）。
2. 查阅数据手册的“Terminal Functions”表和“Multiplexed Pin Configurations”章节 ，找到每个所需功能对应的引脚和配置值。例如，将 GP[85] 引脚配置为 URXD0 （UART0接收）功能。
3. 在软件初始化代码中 ，尽早（通常在 main() 函数开头，在初始化任何使用这些引脚的外设之前）编写PinMux配置代码。

// 示例：配置GPIO85为UART0 RX， GPIO86为UART0 TX
// PINMUX寄存器基址通常在0x01C4 0000附近，具体偏移需查手册
volatile unsigned int *pinmux_reg = (volatile unsigned int *)0x01C4XXXX;

// 假设寄存器PINMUX10控制GPIO85/86的功能（需查表确认）
// 每个引脚通常由2-4个比特位控制，需要根据手册的位域说明进行设置
*pinmux_reg = (*pinmux_reg & ~(0xF << 4)) | (0x1 << 4); // 设置GPIO85为模式1 (URXD0)
*pinmux_reg = (*pinmux_reg & ~(0xF << 8)) | (0x1 << 8); // 设置GPIO86为模式1 (UTXD0)

避坑指南：未使用引脚的处理 对于未使用且未配置为任何功能的引脚，特别是配置为GPIO输入模式的引脚， 强烈建议在硬件上通过上拉或下拉电阻将其固定在确定电平（高或低） ，避免引脚浮空导致内部振荡、增加功耗甚至引发不可预知的行为。这在产品稳定性设计中是一个必须检查的细节。

5. 开发环境搭建、调试与性能优化实战

5.1 工具链与开发流程

TI为C6000系列DSP提供了成熟的开发套件：

1. Code Composer Studio (CCS) ：基于Eclipse的集成开发环境，包含编译器、调试器、仿真器驱动。 务必选择与你的芯片型号和编译器版本匹配的CCS 。
2. CGT (Code Generation Tools) ：即编译器。TI会定期更新，新版本通常有更好的优化效果，但也可能引入兼容性问题。对于老项目，稳定比追新更重要。
3. CSL (Chip Support Library) ：芯片支持库，提供了操作所有外设寄存器的C语言API和宏定义。 强烈建议使用CSL而非直接操作寄存器 ，可读性和可移植性更好。
4. 仿真器 ：XDS系列仿真器（如XDS100v3, XDS200, XDS560）是连接CCS和C6421 JTAG口的桥梁。确保驱动安装正确。

基本开发流程 ：

1. 创建CCS工程，选择正确的器件型号（TMS320C6421）和编译器版本。
2. 编写 main() 函数，顺序初始化：关闭看门狗 -> 配置系统时钟（PLL）-> 配置引脚复用 -> 初始化缓存 -> 初始化堆栈 -> 初始化所需外设（EDMA, UART, EMAC等）。
3. 编写核心算法代码，利用编译器优化选项（如 -o3 , -mf 使能软件流水线等）。
4. 通过JTAG连接仿真器和目标板，加载程序，进行调试。

5.2 性能分析与优化技巧

优化C6421程序是一个系统工程，遵循“先保证正确，再优化热点”的原则。

5.2.1 使用 profiling 工具定位热点 CCS内置了性能分析工具（Profiler）和代码执行时间统计功能。首先找到最耗时的函数或循环。

5.2.2 内存布局优化

• 关键代码放L1P SRAM ：将最频繁执行的中断服务程序或核心循环体通过 #pragma CODE_SECTION 指令放到L1P SRAM中。
• 关键数据放L1D SRAM ：将实时性要求最高的数据缓冲区（如ADC采样缓冲区）放到L1D SRAM的固定区域（Region 0）。
• 使用 DATA_SECTION 和 DATA_ALIGN ：控制变量的存放位置和对齐方式。DSP对非对齐访问的性能惩罚很大。

5.2.3 编译器内联函数与手工优化 对于最核心的循环，C编译器可能无法生成最优代码。此时需要：

1. 使用内联函数 ：TI编译器提供了大量针对C64x+指令集的内联函数，如 _mpy , _add2 , _pack2 等，直接映射到单条汇编指令。

   // 示例：使用内联函数实现两个16位数组的点积（点乘）
   #include <c6x.h>
   int dot_product(short *a, short *b, int n) {
       int sum = 0;
       for (int i = 0; i < n; i += 2) { // 每次循环处理两个16位数据
           // _dotp2 计算两个32位寄存器中高16位和低16位分别相乘再相加
           // _amem4_const 用于32位对齐的内存访问
           sum += _dotp2(_amem4_const(&a[i]), _amem4_const(&b[i]));
       }
       return sum;
   }
   

2. 手写线性汇编或纯汇编 ：对于极限性能场景，需要手动安排功能单元的使用和软件流水线，以消除所有数据 hazard 和资源冲突。

5.2.4 利用EDMA解放CPU 这是提升系统整体性能的“银弹”。任何不涉及复杂决策的、规律性的数据搬运（如ADC->内存、内存->DAC、内存块复制、外设数据收发），都应交给EDMA。把CPU从简单的数据搬运工角色中解放出来，专注于核心算法运算。

5.3 常见问题排查实录

问题1：程序在L2 SRAM中运行正常，但搬到DDR2中运行就崩溃。

• 可能原因 ：DDR2初始化不正确或时序参数不匹配。
• 排查步骤 ：
  1. 检查DDR2配置结构体中的时序参数是否与所用内存颗粒的数据手册完全一致。
  2. 使用CCS的内存浏览器，在DDR2区域进行简单的读写测试（如写0xAA55AA55，再读回比较），确认基本访问正常。
  3. 检查PCB布线，DDR2的时钟、地址、数据线是否满足等长和阻抗控制要求，这是硬件问题的高发区。

问题2：音频输出有周期性“噼啪”声或断流。

• 可能原因 ：EDMA乒乓缓冲切换不及时，或CPU处理耗时超过缓冲区时长。
• 排查步骤 ：
  1. 在EDMA传输完成中断（ISR）中设置一个GPIO引脚翻转，用示波器测量中断间隔是否稳定（应等于缓冲区时长，如对于48kHz采样率、256样本缓冲区，间隔约为5.33ms）。
  2. 检查CPU负载。如果处理一个缓冲区的时间接近甚至超过缓冲区时长，就会出现断流。需要优化算法或增大缓冲区（牺牲延迟）。
  3. 检查缓存一致性操作（ CACHE_wbInv , CACHE_inv ）是否放在了正确的位置。

问题3：系统偶尔死机，看门狗复位。

• 可能原因 ：中断服务程序（ISR）执行时间过长、栈溢出、内存访问越界、或硬件异常（如访问未初始化外设）。
• 排查步骤 ：
  1. 启用看门狗，并在主循环中定期喂狗。在ISR中不要喂狗。
  2. 检查中断嵌套和优先级配置是否正确，避免高优先级中断长时间阻塞低优先级中断。
  3. 使用CCS的调试功能，查看死机时的程序计数器（PC）和寄存器状态，定位最后执行的代码。
  4. 检查堆栈大小（在链接器命令文件 .cmd 中设置）是否足够，特别是使用递归或大型局部数组时。

问题4：网络（EMAC）通信不稳定，丢包严重。

• 可能原因 ：PHY芯片初始化失败、MDIO通信异常、数据缓冲区描述符（Descriptor）配置错误或内存对齐问题。
• 排查步骤 ：
  1. 通过MDIO读取PHY的ID寄存器，确认CPU能正常访问PHY。
  2. 检查MII/RMII的TX_CLK, RX_CLK等时钟信号是否正常。
  3. 确认提供给EMAC驱动层的接收/发送缓冲区描述符链表内存是 非缓存（Non-Cacheable） 的，或者已正确进行了缓存一致性维护。这是最容易被忽略的一点。
  4. 使用网络抓包工具（如Wireshark）对比发送和接收的数据包，排查协议栈问题。

回顾整个C6421的设计与开发，其精髓在于 平衡 ：计算性能与数据吞吐的平衡，软件灵活性与硬件确定性的平衡，资源利用与功耗散热的平衡。这颗芯片就像一台精密的仪器，当你理解了它的每一个齿轮（功能单元）和传送带（EDMA、缓存）是如何啮合的，你就能让它演奏出最美妙的信号处理乐章。在实际项目中，最宝贵的经验往往来自于解决那些最棘手的、数据手册里找不到答案的问题，而扎实的架构理解，是你能快速定位并解决这些问题的唯一基石。